#硅外延片 #硅自旋量子比特 #锗硅量子阱 #锗硅外延片
划重点：销售
1.Si28 外延片
2.RPCVD SIGE量子阱
3.高阻硅SOI
摘要商业相关的量子计算机将需要大量高性能量子比特，这些量子比特能够以大规模制造、集成和控制。硅交换-only量子比特[1-10]由于其控制信号简单性和与先进半导体制造的兼容性[11-13]而成为强有力的候选模式，但在实现足够低的噪声以及可扩展的控制和布线解决方案方面仍存在疑问[13-19]。在此，我们介绍一个量子处理单元，由定制设计的低温互补金属氧化物半导体（CMOS）控制器、高密度超导带状电缆和低噪声交换-only量子比特器件组成。量子芯片具有54个交换耦合量子点的3-rail阵列，可配置为容纳多达18个交换-only量子比特。我们集成并使用这些组件来展示单量子比特和纠缠操作的量子比特性能，将交换-only技术水平[7,8,10]提升了一个数量级。我们进一步通过实现距离-5重复码[20]和距离-2量子错误检测码[21-26]来验证该系统，并与模拟进行详细比较。我们的工作促进了未来实用规模量子计算机的发展，具有可管理的运营和资本要求。
划重点：
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文章名：A digitally controlled silicon quantum processing unit
作者：Members of the HRL Quantum Team and Collaborators*
从晶体管到集成电路再到硅（Si）CMOS，现代时代的主导计算技术一直由成本效益制造的优势决定。构建商业可行的量子计算机将需要同样的条件——不仅量子比特芯片的高效制造，还包括负责控制信号产生和传输的系统。Si自旋量子比特的规模和保真度的快速进步[10,12,26-31]，部分由其与先进半导体工艺的兼容性驱动，已超过其他系统组件的进展[13-19]。在解决这一脱节时，系统架构师必须在以下选择之间做出决定：将控制信号硬件置于室温（受限于路由大量高保真模拟链路的复杂性）[10-12,26,27,30,31]，将其与毫开尔文量子比特共置（具有严苛的冷却要求）[18,32]，或使用中间温度[13-17,33,34]。第三种选择具有更大的卡诺效率，并避免了室温“布线瓶颈”[33]，但必须将大量信号传输到毫开尔文量子比特，同时保持热隔离。
我们的系统采用第三种方案，使用完全定制的低功耗CMOS芯片在4 K下工作，以产生所有随时间变化的量子比特控制信号。我们通过将这些信号通过高密度、低热导超导带状电缆路由到毫开尔文温度的量子芯片来解决热隔离问题（图1a）。作为集成系统，这个“量子处理单元”（QPU；扩展数据图1中的照片）对室温连接的要求适中：仅需数字通信、量子比特读出和静态偏置（图1b）。超导互连保持优异的信号完整性和带宽，同时充当热隔离器，防止4 K控制器过度加热毫开尔文温阶。交换-only量子比特也与功率受限的CMOS信号产生很好地匹配，因为它们所需的控制波形（形状不敏感的基带电压脉冲）类似于标准数字信号。量子比特芯片、带状电缆和控制器均采用半导体晶圆工艺制造，这是可制造性的有力指标。QPU专为将占用任何实用规模量子计算机最多功能的功能——纠错——而设计。下面，我们通过 [3,1,3] 和 [5,1,5] 重复码以及 [[4,2,2]] 量子错误检测码中的重复伴随式测量来验证这一能力。
量子芯片
我们的量子比特器件每个具有54个分布在三条轨道上的低噪声交换耦合量子点（图1c）。量子比特编码在三个点中三个单电子的联合自旋态中（方法部分）。电子在Si/SiGe量子阱中垂直限制，该量子阱经工程化以增加谷分裂。异质结构中的Si和锗（Ge）经同位素增强以减少磁噪声。横向限制通过专有200-mm晶圆代工厂工艺中在异质结构顶部图案化的静电栅极实现。这些器件的本征电荷噪声比我们之前的单层刻蚀定义栅电极（SLEDGE）技术[6-8]低一个数量级以上。更多器件细节可在方法部分找到。制备后，晶圆经探测以选择高产率芯片，然后切割并凸点键合到细间距层压板栅格阵列（LGA）封装（扩展数据图2）。器件安装在热化到稀释制冷机混合室的子板上。完全集成后，我们观察到平均电子温度为150 mK（见补充信息中的“环境控制”）。
图1 | 集成量子处理器。a，QPU是一个紧密集成的系统，由4 K的控制器主板、毫开尔文的量子比特子板以及连接两者的超导带状电缆组成（扩展数据图3）。它安装在Bluefors XLD1000稀释制冷机底部，并通过柔性电缆和同轴线连接到室温（见补充信息中的“柔性电缆”）。定制设计的跨阻放大器（见补充信息中的“4 K跨阻放大器”）热化到4 K，但位于子板下方以最小化电容。b，室温子系统提供数字信号和静态电流及电压偏置。量子比特读出信号也在室温下数字化，尽管我们预期未来系统将在低温恒温器内包含该功能[19]。带状电缆将所有150个随时间变化的量子比特控制信号和35个静态器件偏置从4 K传输到毫开尔文（mK），热负载极小。c，量子芯片的拓扑示意图。54个点排列在3条稀疏耦合的轨道中，支持最多18个编码量子比特，排列在3×6方格晶格中，具有最近邻耦合。我们根据产率、性能或所需连接性灵活地将连接的点三元组划分为量子比特[8]。“P”门控制点占据，相邻的“X”和“Y”门控制点之间的隧穿耦合。点加载、测量和量子比特初始化利用由8个“B”门积累的储库，通过12个“T”门耦合到阵列。“M”和“Z”门形成6个点电荷传感器，用于器件调谐和量子比特态读出[46]。各种场栅极在非激活区域下耗尽电荷。施加到这些电极的偏置通过手动和自动化方法组合确定（见补充信息中的“调谐和校准”）。图片来源：a（左），Bluefors。
超导互连
高密度超导带状电缆将信号从控制器路由到量子比特芯片。该电缆使用标准半导体晶圆工艺在聚酰亚胺上由铌（Nb）制造[35,36]。虽然296条同轴信号线排列在约1 cm宽的单层中，但电缆内的串扰在10 GHz以下低于−80 dB。该带状电缆由于使用超导金属和小特征尺寸而保持有效的热隔离，从4 K温阶到混合室的传导小于10 μW。两端的层压适配器允许电缆可逆地连接到子板和主板（扩展数据图4）。从控制器到量子比特的往返电长度约为3 ns。
低温CMOS控制器
低温控制器（图2a）是在商用130-nm射频（RF）CMOS工艺中制造的混合信号片上系统。电路设计在晶体管级别针对4 K下的性能进行优化，结合了专门为低温工作开发的设计实践和电路技术。控制器具有三个主要功能：器件调谐、量子比特态制备和测量（SPAM）以及量子比特态操控。前两个功能通过动态改变数模转换器（DAC）输出电压实现，第三个功能通过在保持恒定的DAC电压之间进行快速、时间调制、门同步切换来实现。
控制器的数字架构（图2b）具有一个自主的多序列器引擎，工作频率高达250 MHz，并使用自定义指令集架构进行量子比特控制。片上伪随机数生成器实现了内存高效的量子比特性能表征。在典型工作中，控制器功耗≤3.5 W（见补充信息中的“功耗”）。与每个输出关联的图案存储器存储电压和脉冲宽度的参数。用户程序使用协同设计的编译器转换为机器码，并存储在6,144字指令存储器的共享池中。每个时钟周期，每个序列器解释一条指令并更新图案存储器指针，指定用户分配输出块的模拟行为（图2c）。一旦初始化，程序运行无需与室温电子学进一步通信。数字架构使用52线并行总线和串行外设接口进行配置、诊断和存储器回读。
量子比特性能
验证门性能是一个主要考虑因素，因为它强烈影响量子纠错（QEC）所需的开销。如图3a所示，用于 [[4,2,2]] 实验的QPU表现出单量子比特和CNOT性能指标，比先前技术水平提高了一个数量级[7,8,10]。为预算目的，我们使用专门设计的“cryoMUX”系统来表征量子比特芯片的本征噪声。这些系统利用定制的低温解复用器（MUX），在功能上与参考文献[37-42]中的类似但操作不同，与室温电子学配对，能够控制九个点的可配置子集。在图3b、c中，我们显示了与多量子比特实验中使用的相同类型量子比特芯片的电荷和磁噪声数据。指标 N_osc 表征经历交换的自旋的本征电荷噪声引起的误差，指标 T_2* 表征空闲自旋的磁噪声引起的误差。这些 N_osc 测量反映的本征电荷噪声相比先前技术水平提高了十倍[8,10]。由 N_osc 和 T_2* 平均值引起的误差合计仅对绝对CNOT误差贡献0.02%。相反，建模和额外系统表征表明“外在”项如静态磁场梯度和上下文脉冲校准误差主导了观察到的误差。
图2 | 低温CMOS控制器。a，控制器是一个多组件组装件：定制高密度电容器阵列凸点键合到CMOS芯片上，然后集成到细间距层压板LGA封装中（扩展数据图5）。CMOS芯片包含约7000万个晶体管，具有4个不同的功能区域。b，数字架构负责解释指令并在每个时钟周期为每个模拟块提供图案存储器指针。c，门驱动器层由78个几乎相同的模拟块（图示一个）阵列组成，共同包含156个输出通道、366个DAC和78个脉冲发生器（见补充信息中的“低温CMOS量子比特控制器”）。DAC（黄色，0至1 V，均方根步长<10 µV）由放大器（橙色）缓冲，输出电容由电容器阵列（紫色）提供。每个交换门具有唯一关联的脉冲发生器（蓝色），发射定时信号（典型持续时间400 ps至6 ns，分辨率约皮秒）。为驱动对称交换操作[47]，这些信号被分配（绿色）到X门及其相邻P门的开关驱动器（红色），产生同步电压波形（10%至90%上升时间 t_10-90% ≈ 150 ps）。每个门驱动器块具有本地数字模块以存储可配置参数，如输出阻抗和滤波。
重复码
高保真单量子比特和双量子比特操作对于有效计算是必要的但不足够——我们还必须证明性能不会随着电路复杂性增加而意外退化。我们首先通过执行“经典”重复码来验证多量子比特系统性能。重复码之所以引人关注，是因为它们能够以量子比特高效的方式研究低概率关联错误[20]，这些错误可能会不可接受地降低QEC性能。我们使用七个交换-only量子比特实现了一个距离-5重复码（简化电路如图4a所示；见补充信息中的“[5,1,5]演示”）。关键的是，该电路在所有SPAM、双量子比特和泄漏减少操作期间对所有空闲量子比特应用一阶“NZ1”全置换动态解耦[9]。该电路还使用并行态制备、测量和交换操作[10]。将距离-5逻辑性能（逻辑错误率（LER）≈ 5×10⁻³）与从相同基础数据评估的距离-3子集平均性能进行比较，我们观察到缩放因子 Λ_5/3 = 4.7（图4b）。该实验数据显示出尚未解释的错误率波动，在下面讨论的距离-3或 [[4,2,2]] 数据中均未观察到（见补充信息中的“检测事件尖峰”）。
图3 | 量子比特性能。a，低温控制交换-only量子比特门误差的经验累积分布函数（ECDF）。单量子比特门（ε_1Q，蓝色）平均误差1.7×10⁻⁴和CNOT（ε_CNOT，橙色）平均误差3.5×10⁻³由垂直条指示。单量子比特门（每个由四个交换脉冲组成）通过盲随机基准测试（BRB）[5]表征。CNOT序列[2,3,7]由45个时间步中的37个脉冲组成；一些时间步有意省略脉冲以优化磁解耦或符号间干扰（见补充信息中的“ISI和串扰的门误差预测”）。脉冲节奏根据操作和量子比特在12 ns至28 ns之间变化。最低可重现CNOT误差为9×10⁻⁴。序列性能通过交错BRB变体表征（见补充信息中的“盲随机基准测试（BRB）”）。虚线是CNOT门的保真度，同时对所有其他量子比特应用动态解耦；这种退化与其略慢的脉冲节奏一致。b，使用cryoMUX系统从与a中类似的单个器件获取的代表性电荷噪声数据。垂直线表示在恒定交换能量下扫描演化持续时间的实验中，1/e幅度衰减前的交换振荡次数 N_osc 的中位数（674）和四分位数（394和977）[47]。沿四分位数的橙色垂直文本表示这些电荷噪声值对CNOT误差的模拟误差贡献。c，来自同一cryoMUX系统中同一器件上不同点配对的磁噪声数据。垂直线表示单重态衰减实验的衰减包络中位数（19.3 µs）和四分位数（11.1 µs和25.6 µs）T_2* [48]。对CNOT误差的模拟贡献再次在四分位数值处标注。
该量子比特的三自旋编码最小化了重复码中比特翻转或相位翻转之间的任何区别，但引入了自旋态从计算子空间泄漏的重要因素[2-5,7]。我们在所有展示的多量子比特电路中通过添加泄漏减少单元（LRU）来缓解这一问题（图4c）。这些工具仅在数据量子比特泄漏出计算空间时条件性地重置它们。我们通过使用为 [3,1,3] 性能优化的量子比特选择进行距离-3重复码实验来确认这种缓解的有效性（见补充信息中的“[3,1,3]演示”），以最大化灵敏度。如预期，我们观察到在伴随式提取电路中包含LRU导致稳定的探测器事件分数，但省略它们导致泄漏累积和随轮次增长的探测器事件分数（图4d）。这种稳定性被理解为有效QEC的先决条件。
我们通过将 [3,1,3] 结果与理论预测进行全面比较来提高对误差模型的信心。在该情况下，量子比特级事件模拟器（使用原位进行的盲交错随机基准测试（BIRB）实验测量的门误差率和SPAM的赋值保真度校准）与实验LER在15%相对误差内一致。我们发现使用结合点级噪声测量（N_osc、T_2、静磁场梯度等）的自旋级模拟器、观察到的赋值保真度和一个模拟失校准项也获得了类似良好的一致性。失校准项选择为匹配模拟和测量的CNOT BIRB误差，并添加以反映信号产生和传输中确定性缺陷引起的误差。在该模拟中，该项负责约80%的检测事件。这两个模拟器与实验之间的一致性是一个令人鼓舞的迹象，表明我们的系统表现出涌现马尔可夫性，并可由简单且可扩展的性能模型很好地描述。关于该测量、相关模拟和误差归因的更多讨论可见补充信息中的“模拟”和“多量子比特实验”。
量子错误检测
我们通过实现一个对经典码未检测到的错误类型可能敏感的量子错误检测码来进行最终系统验证。该 [[4,2,2]] 码此前已在离子阱量子比特[21,22]、超导量子比特[23]和中性原子量子比特[25]中得到演示，将两个逻辑量子比特嵌入四个物理量子比特中，并能够检测任何单量子比特（权重-1）错误。类似的伴随式测量[26]和逻辑操作[24]最近已在硅量子比特中得到演示。每轮伴随式提取涉及两次权重-4测量（XXXX和ZZZZ）、交错标志量子比特测量和泄漏减少。
我们在一个与 [5,1,5] 实验类似但略有改进的系统上用六个物理量子比特实现该码（见补充信息中的“[[4,2,2]]演示”）。在伴随式提取期间，我们将所有单量子比特门编译为复合双量子比特操作。我们将数据量子比特制备到四种不同初始态 |0D00⟩、|0I10⟩、|++++⟩ 和 |--++⟩ 中的每一种，并进行三轮伴随式提取，然后测量它们的最终态。第一轮伴随式测量可预测地将它们投影到不同的逻辑态（分别为 |0‾0‾⟩、|1‾1‾⟩、|+‾+‾⟩ 和 |=+‾⟩）。当在 X 基中制备时，我们切换两个稳定子测量的顺序以更快地投影到逻辑态。
我们通过对所有错误检测测量进行后选择来评估码性能：伴随式结果、标志测量和从最终数据量子比特测量计算的最后一个伴随式。该过程最终拒绝了每个制备基获取的10,000个实验射击中的约77%。然后我们分析最终测量并评估三轮后的两个逻辑量子比特态保真度 F_L，发现 F_L = 0.95，基本上与初始态无关（图4e）。如果我们忽略错误检测测量，我们发现平均 F_L = 0.59，表明量子错误检测的有效性。
为检查错误事件之间的相关性，我们转向检测器-误差模型分析[43-45]。如补充信息中的“[[4,2,2]] DEM分析”所示，经验数据和自旋模拟的检测器-误差模型分析显示，在对相同权重事件进行适当分组后，[[4,2,2]]实验中没有统计上显著的意外事件。这种“行为良好”错误的指示对于更大规模QEC是令人鼓舞的。
图4 | 多量子比特验证结果。a，距离-5重复码的简化电路。经典信息编码在5个数据量子比特中，使用2个辅助量子比特重复查询比特翻转。每轮伴随式提取分为2波，辅助量子比特被重复使用。200轮实验的单次实例包含1,805次初始化、805次测量和335,422个交换脉冲。b，我们在 [5,1,5] 序列中准对数地将每轮次伴随式提取轮数从1扫到200，并重复50,000次。伴随式数据用朴素奇偶校验解码器解释，显示距离-5码的LER为5.0×10⁻³（紫色），多个不同距离-3子集（浅红色三角形）的平均LER为2.4×10⁻²（深红色三角形），产生距离改进因子 Λ_5/3 = 4.7。c，这里使用的LRU由辅助初始化和在30个时间步中包含24或21个交换脉冲的泄漏条件重置（RIL）控制序列组成（此处描绘24脉冲变体）。图中的每个角度代表相邻自旋之间的部分交换，由相应控制器产生的电压脉冲驱动。d，在每轮伴随式提取波中包含（绿色）和不包含（灰色）LRU的保真度优化 [3,1,3] 实验的探测器事件分数显示了LRU在防止泄漏积累方面的有效性。包含LRU时该距离-3码实例的LER为3.2×10⁻³，低于从 [5,1,5] 实验提取的值，因为较少的量子比特数允许额外的性能优化。e，[4,2,2] 码在3轮伴随式提取后的逻辑保真度（定义为后选择态投影到预期态）和吞吐量对所有4种输入态具有可比性。自旋级和事件级模拟显示相对良好的模型-硬件一致性（见补充信息中的“多量子比特实验”）。误差条表示 N=10,000 次射击的 σ = sqrt(p(1-p)/N)。
迈向商业相关性
我们的演示标志着半导体自旋量子比特技术成熟度的一个里程碑。相对于这些量子比特的先前报道[7,10]，我们在操作保真度以及功率和空间高效的低温控制方面展示了变革性的改进。电荷噪声和从计算空间泄漏等常规问题不再限制，我们也没有看到谷分裂抑制性能的迹象。相反，我们演示的质量取决于系统各子组件如何协同工作为一个整体。现在开发转向集成改进，如磁卫生、功率传输、内部信号完整性和器件校准，所有这些都有高度可行的工程解决方案。我们仅基于门误差和噪声参数等局部测量来预测系统级性能的能力表明该技术的基本设计决策是合理的。
我们相信，将4-K低温控制、低噪声毫开尔文交换-only量子比特和超导互连集成的系统设计，为单个商用低温恒温器中的实用规模容错量子计算机提供了实用基础。要实现这一目标，组件及其集成仍需进一步成熟。必要的进展包括可制造的互连和量子比特后端布线解决方案、每量子比特功耗更低的控制器，以及改进的器件均匀性以减少调谐开销。还必须详细阐述针对交换-only量子比特的连接性、噪声环境和其他属性定制的系统级量子架构。总而言之，本报告原型所预期的系统规模和成本将半导体自旋量子比特定位为实现商业相关量子计算的领先技术。
方法
量子比特芯片
量子比特芯片的SiGe异质结构通过化学气相沉积（CVD）在200-mm Si晶圆上生长。在Si晶圆顶部生长应变弛豫SiGe缓冲层[49]，终止于与量子阱的SiGe势垒Ge组成匹配的SiGe层。缓冲层的SiGe表面在量子阱和势垒的CVD生长前接受化学机械抛光以平坦化表面。势垒层为使用SiH₄和GeH₄生长的 Si₁₋ₓGeₓ，晶圆间合金组成范围从 x=0.25 到 x=0.35。富集 ²⁸Si 并耗尽 ⁷³Ge 的SiGe异质结构经工程化以增加谷分裂能[50-53]。
量子比特芯片在如上所述的SiGe异质结构晶圆上制造，利用CMOS兼容工艺集成。这结合了专有的量子比特特定前端集成与行业标准后端互连集成。欧姆接触和电非激活区域分别通过磷和氩的离子注入结合光学光刻定义[6]；未使用台面刻蚀。量子比特栅极设计的最小特征间距为70 nm，通过电子束光刻图案化。栅极接触和布线使用自对准双大马士革工艺形成，共三个最小间距布线层。在每个层，通孔和布线的设计通过电子束光刻图案转移到硬掩模中。干法刻蚀在SiO₂层间电介质中打开通孔和布线沟槽。CVD钨（W）金属化（带TiN衬里）填充通孔和沟槽，随后使用化学机械平坦化隔离。
接下来，形成三个额外的更大间距金属层以接触W层并将布线扇出到焊盘间距。这三个层在共面波导叠层中形成，每层通过光学光刻图案化。每层通过单大马士革通孔（由W制成）形成，随后通过减成集成使用Nb制成的布线或接地平面层。形成铝焊盘以接触Nb布线并允许量子比特器件的晶圆探测。晶圆探测后，在铝焊盘上添加铟凸点，晶圆被切割以分离每个量子比特芯片用于后续倒装芯片封装。
交换-only量子比特
“交换-only”[1-10]意味着在量子点中捕获的电子上使用的唯一物理相互作用是：(1) 初始化为反对称自旋单重态，即 |↑↓⟩ − |↓↑⟩，(2) 执行部分自旋交换 U(θ) = cos(θ/2) − i sin(θ/2) × SWAP，其中SWAP作用于一对自旋之间，以及 (3) 单重态与三重态（即 |↑↑⟩、|↑↓⟩ + |↓↑⟩、|↓↓⟩）的成对测量。所有这些相互作用都可通过使用Pauli自旋封锁机制的直流或“基带”脉冲获得，该机制使用电极电压将电子推近或推离另一个电子。由此产生的“交换相互作用”由于库仑排斥和Pauli不相容原理的结合，降低了单重态相对于所有三重态的能量。不需要任何形式的磁场，整个自旋系统（除误差外）将保持完全的球对称性。
量子比特由三个点中的三个自旋使用无退相干子空间的对称性保持编码形成[1-4]。由此产生的八个自旋态可在标记为 |S_12, S; m⟩ 的基中描述，其中 S_12 编码前两个自旋的总自旋角动量（S_12=0，单重态；S_12=1，三重态），S 编码所有三个自旋的总自旋，m 编码自旋投影。理想的交换-only初始化、逻辑和读出仅作用于 S_12 自由度，且对于所有编码量子比特，S 将保持恒定值 S=1/2。投影 m=±1/2 是一个随机且无关紧要的规范自由度。全局磁场 B 赋予全局相位，也是无关紧要的。每个交换“门”U(θ)（我们称之为交换角或“交换”）的角度 θ 由交换能量的时间积分决定，因此通过直流电压脉冲校准，不直接依赖于脉冲形状。因此，该量子比特的控制可通过电压电平对之间的精确切换实现——高度类似于数字逻辑——因此适用于我们描述的高能效低温控制系统。
主导量子比特误差可分为两类：(1) 交换角 θ 的校准误差，或 (2) 点级磁场梯度。在多量子比特操作中，两种误差类型都会导致部分编码误差（即 S_12 数上的比特翻转和相位翻转）和部分泄漏误差（即 S=1/2 到 S=3/2 的翻转）。这些贡献的定量建模，以及物理过程到交换校准误差和磁场梯度的转换，在补充信息的“模拟”中讨论。交换校准误差可以是非相干的（即来自量子比特芯片、互连或控制器的动态波动电荷噪声）或相干的（即来自信号产生或传输不完美的静态或上下文校准误差）；最后者在所展示的演示中占主导。类似地，磁场梯度可源于与 ²⁹Si 和 ⁷³Ge 核自旋的波动超精细相互作用，或源于局域超导性引起的静态磁屏蔽和磁通捕获。前一种梯度源通过同位素增强缓解，其局限性决定了约20 µs的 T_2* 值（图3c）。后一种源通过将器件的磁场限制为接近零来缓解，为此我们使用制冷机外部的电流线圈矢量抵消地球磁场。因此，本文描述的所有实验均在约零磁场下进行。在我们的演示中，使用置换动态解耦减少了两种类型残余磁场梯度对空闲量子比特的退相。这使用 SWAP 操作 U(tr) 以导致跨三点梯度的平均值成为仅影响无关规范数 m 的全局场的方式对三自旋集合进行置换[9]。
扩展数据图1 | 集成QPU。主板（上）容纳低温控制器，子板（下）承载量子比特芯片。一个不透光金属盒包围子板以屏蔽量子比特芯片免受环境辐射。两者由超导带状电缆桥接（在此大部分被主板遮挡；带状电缆连接到与相机视角相反的一侧——见扩展数据图3）。TIA放大器位于子板下方以最小化电容，但热化到4 K。
扩展数据图2 | 封装量子比特芯片的照片。Si量子比特芯片裸片（黑色方形）凸点键合到细间距层压板LGA封装（金色）。
扩展数据图3 | 集成QPU背面。带状电缆从4 K的主板背面连接到mK的子板。
扩展数据图4 | 带状电缆组件的照片。带状电缆两端通过铟凸点键合到10层层压板，这些层压板使用栅格弹簧探针阵列与印刷电路板接口。
扩展数据图5 | 低温控制器组件的照片。CMOS芯片和高密度电容器阵列的键合组合附着在细间距层压板LGA封装上。封装上的额外表面贴装电容器改善了配电网络的性能。
