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I. 引言
AI/ML系统的扩展越来越依赖于节点间和芯片间通信的效率，而不仅仅是晶体管尺寸的缩小。随着集群规模的增长，I/O所需的带宽和能效已成为首要的设计约束条件 [1–4]。可插拔光模块在机架和系统层面面临带宽密度和功耗的限制，这促使共封装光学（CPO）成为实现更高带宽密度和更低每比特能量的一条途径，其核心思路是将光学器件更靠近交换/计算芯片 [5–7]。与此同时，单通道信令速率从224 Gbps迈向448 Gbps的道路，增加了对通道损耗的敏感性，并将电气互连设计推向了>100 GHz的领域，在此领域中，封装互连的转换结构和走线长度变得至关重要 [12]-[16]。
传统的CPO实现方案将光引擎（OE，包括PIC和驱动器/TIA芯片）放置在主交换/计算芯片周围的中介层或基板上。这通常需要结合垂直转换结构（凸点、过孔）和横向布线，从而增加了插入损耗、劣化了回波损耗并加剧了串扰，尤其是在奈奎斯特频率接近448-Gbps PAM4信令所需的~112 GHz时。此外，大型CPO封装引入了严格的热机械要求：翘曲度和局部平整度直接影响光引擎的组装和光纤连接单元（FAU）的贴装。
在本工作中，我们提出并分析了一种“模塑内嵌PIC”的中介层架构。在该架构中，光子集成电路（PIC）被直接嵌入模塑型RDL中介层内部，而光引擎中的电子集成电路（驱动器/TIA）则组装在PIC的正上方。这种共布局方式使得主机xPU能够通过在该模塑中介层上形成的超短距离、完全平面内的高速互连与光引擎电子器件进行接口，从而最大限度地缩短了电气路径长度，降低了高频损耗/色散，并在224G–448G等级的单通道速率下改善了整体信号完整性。所提出的平台集成了多个紧凑型光引擎，每个OE可提供6.4 Tbps至12.8 Tbps的带宽，并与xPU和HBM共存。该平台由一种RDL-first的大尺寸模塑中介层工艺实现，该工艺采用79 mm × 52 mm拼接光刻、多层RDL布线、模塑通孔（TMI）和嵌入式细间距桥接。xPU和OE电子器件之间的高速SerDes链路通过100-Ω差分共面波导（CPWG）实现，仿真预测其在150 GHz以内回波损耗（RL）> 15 dB，在112 GHz时插入损耗（IL）约为0.67 dB，从而支持无需均衡的448-Gbps PAM4操作。通过加强筋加固解决了封装完整性挑战，将板级翘曲度降低至<120 µm，同时在关键OE位置保持了微米级的局部平整度。最后，采用风冷散热器结合均温板（vapor chamber）散热方案实现了1 kW级的热解决能力，将PIC温度保持在65°C以下。一项针对FAU耦合的研究揭示了粘合剂折射率敏感性的影响，并证明了采用透镜辅助耦合方案可改善对准容差。
我们先前关于晶圆级光引擎封装的论文 [8]-[11] 主要聚焦于紧凑型OE模块和穿封装互连的概念。本文的主要进展是将该技术扩展到一个大尺寸、采用拼接工艺的模塑RDL中介层测试平台上，展示了一个系统级的CPO集成平台，该平台集成了具有代表性的高性能计算相关芯粒和接口。
II. CPO平台概述与光引擎架构
图1展示了所提出的大型CPO封装平台，该平台在一个模塑RDL中介层上集成了xPU芯粒、HBM堆栈和多个光引擎（OE）。在本工作中，该封装作为一个测试平台实现，使用具有代表性的芯粒和测试结构来模拟xPU、HBM和OE的集成接口，从而能够在封装层面评估互连、翘曲、热和光耦合行为。与将OE安装在基板/中介层上的方案相比，本方案的PIC被嵌入在模塑中介层内部，并且OE的电子芯片（驱动器/TIA芯片）被直接组装在PIC的正上方。这种结构通过移除穿过基板层的长横向布线并减少垂直转换结构的数量，最大限度地缩短了主机到OE的电气路径。
图1. 采用PIC-in-mold中介层并在xPU/HBM周围集成多个光引擎（OE）的大型CPO封装概念图。
每个紧凑型OE提供6.4 Tbps（基准速率）的带宽，并可根据单通道数据速率扩展到12.8 Tbps/OE，这与面向AI结构的下一代CPO引擎的发展方向一致。随着单通道速率的提升，这种内嵌PIC的方法尤其有益，因为它缩短了电气传输距离，并在高奈奎斯特频率下保留了更好的眼图裕度。
III. 模塑中介层制造与集成流程
该模塑中介层采用RDL-first工艺实现，旨在为所提出的CPO架构构建一个大面积异构集成平台。该工艺流程旨在支持高速电气链路的受控阻抗布线、贯穿模塑结构的垂直互连，以及用于集成xPU、HBM和光引擎（OE）模块的局部细间距互连密度。在本架构中，PIC被嵌入OE位置处的模塑中介层内部，以便后续将OE电子芯片（驱动器/TIA）直接组装在PIC正上方，从而实现超短电气传输距离并最大限度地减小高频互连损耗。
图2. a) 带有RDL的300 mm载板晶圆，b) 带有嵌入式桥接的大尺寸中介层（79 mm × 52 mm），c) 显示硅桥接和RDL层的横截面图。
该中介层尺寸（79 mm × 52 mm）超过了单个光刻掩模版的视场范围，因此采用四场光刻拼接方法进行制造，以在保持细线RDL能力的同时实现所需的大面积布线区域（图2）。该模塑中介层的积层结构包括：2层正面RDL、4层背面RDL，以及一个包含4层RDL的嵌入式桥接芯片，为高密度局部互连和更大面积的信号/电源分配提供了布线灵活性。模塑中介层内部的垂直互连通过模塑通孔（TMI）实现，这些通孔连接顶层和底层的RDL层，并支持信号、电源和地之间的转换。同时，还集成了嵌入式细间距互连桥接，以在需要的位置提供局部高密度布线。拼接式大面积RDL、TMI和嵌入式桥接的组合，构建了一个可扩展且可制造的高性能平台，为特定的CPO实现提供了一种相较于硅中介层更具成本效益的替代方案，同时将我们先前报道的晶圆级光引擎封装方法扩展到了更大的CPO系统平台 [8–11, 17]。
该模塑RDL中介层的集成流程如下：首先在载板上沉积一层牺牲层，作为后续晶圆级工艺的临时支撑。接着，制作正面重布线层（RDL）、凸点下金属化层（UBM）和模塑通孔（TMI），建立初始布线和垂直互连结构。随后，将桥接芯粒和PIC组装到制备好的UBM位置上，提供局部细间距互连密度，并将PIC定位在预定的嵌入式OE位置。芯片贴装完成后，进行晶圆级模塑，以封装已组装的元件并形成模塑中介层本体。然后对模塑晶圆进行背面减薄，以暴露嵌入式桥接芯粒中的硅通孔（TSV）和模塑中介层中的TMI，从而为后续的互连积层提供背面的电气接入。之后，制作底部RDL和焊球，完成背面布线及外部封装互连。随后，将单个封装切割分离，并组装到有机基板上。最后一步，将包括存储器、计算芯片和EIC器件在内的顶侧芯粒组装到顶部的UBM上并进行底部填充。在此集成流程中，PIC的边缘光输入/输出区域被保留下来，并在后续暴露出来用于FAU贴装，这对于最终光学接口的实现至关重要。
IV. 高速电气互连设计与分析
图3展示了在中介层FOWLP正面2层RDL和4层硅桥接上实现的高速SerDes互连测试结构的横截面视图。
图3. FOWLP正面上CPWG的横截面视图：a) 信号线宽5 µm，b) 信号线宽8 µm；c) 在4层硅桥接上构建的信号线宽25 µm的CPWG。d) FOWLP上带有探针焊盘的5 µm线宽CPWG测试结构图像。e) 硅桥接上带有探针焊盘的25 µm线宽CPWG测试结构图像。
传输线被设计为GSSG接地共面波导（CPWG），具有100 Ω差分阻抗，用于表征短距离xPU–EIC（驱动器/TIA）通道。对于FOWLP和硅桥接的RDL，所有金属层的厚度均为2 µm。FOWLP RDL堆栈中金属层间的介质厚度为5 µm，硅桥接堆栈中为4 µm。测试结构采用FormFactor GSSG Infinity探针和Keysight PNA（测量频率达65 GHz）进行表征。与此同时，包括探针焊盘在内的相同结构使用3D全波电磁求解器（HFSS）进行建模，为后续的封装级通道设计建立经过验证的仿真基线。
图4. 包含探针焊盘的2 mm长CPWG从DC到65 GHz的实测与仿真结果。a) FOWLP正面上线宽5 µm的CPWG。b) FOWLP正面上线宽8 µm的CPWG。c) 硅桥接上線寬25 µm的CPWG（实测：虚线；仿真：实线）。
图4比较了在FOWLP RDL和硅桥接上长度为2 mm的CPWG测试结构（包含探针焊盘）的实测与仿真S参数。虚线为实测结果，实线为仿真结果。对于所有结构，HFSS仿真与实测结果均显示出良好的一致性，验证了电磁模型设置以及假定的材料/堆叠参数。在所有三种CPWG变体中，实测频率范围内回波损耗（RL）均优于20 dB。在65 GHz频率下，测得的差分插入损耗（IL）分别为：线宽5 µm的FOWLP CPWG为1.63 dB，线宽8 µm的FOWLP CPWG为1.37 dB，线宽25 µm的硅桥接CPWG为1.0 dB。
由于射频探针的限制，在本文发表时，这些结构仅表征到65 GHz。HFSS 3D全波电磁仿真模型在DC至65 GHz范围内与实测结果吻合良好。由于FOWLP和硅桥接上的CPWG均采用相同的聚酰亚胺介质堆叠，并且假定介电特性在所关注的频率范围内保持稳定，因此利用经过校准的HFSS模型对更高频率（高达150 GHz）下的封装级性能进行了预测。基于经验证的FOWLP和硅桥接上CPWG互连的频域行为，设计了xPU与OE EIC之间的封装级SerDes互连，以最小化电气传输距离，同时支持448 Gbps操作。由于PIC被嵌入模塑中介层中，而EIC以倒装芯片方式组装在封装顶部，因此TIA可以放置在靠近xPU的位置，从而缩短对损耗最敏感的接收端SerDes通道。图5a显示了在FOWLP正面RDL上使用线宽8 µm CPWG实现的TIA–xPU SerDes布线的3D HFSS模型，布线长度为0.5 mm，并采用125 µm间距的微凸点转换结构。高达150 GHz的仿真预测：在DC至150 GHz范围内回波损耗优于15 dB，且在112 GHz时插入损耗为0.67 dB。
图5. a) 模拟的TIA–xPU SerDes互连差分S参数（FOWLP正面RDL上的0.5 mm长CPWG，包含125 µm间距微凸点转换结构），以及 b) 通道仿真得到的448 Gbps PAM4眼图。c) 模拟的TIA–PIC直接两通道GSG微凸点互连差分S参数，以及 d) 通道仿真得到的448 Gbps PAM4眼图。
由于布局规划的限制，驱动器（DRV）与xPU之间的SerDes路径通常需要更长的布线。为了在较长的电气传输距离上保持低损耗，DRV SerDes布线可以采用更宽的CPWG，例如线宽25 µm。EIC与PIC之间通过采用间距匹配的芯片焊盘的直接微凸点连接，实现了最短且损耗最低的互连。图5c显示了TIA与PIC之间两通道GSG微凸点互连的3D HFSS模型。该结构获得了优异的高频性能：在150 GHz以内，回波损耗 > 25 dB，串扰 < –45 dB，并且在112 GHz时插入损耗极低，仅为0.06 dB。图5b和图5d展示了关键互连段（即TIA–xPU通道和TIA–PIC微凸点通道）的448 Gbps PAM4眼图仿真结果。在这两种情况下，即使没有预加重或均衡，也获得了良好的眼图张开度——基于仿真的通道模型表明，在假定的发射器/接收器条件下，所提出的互连架构具备支持448 Gbps PAM4能力。这些结果凸显了以下设计的优势：对损耗最敏感的链路采用超短距离平面内布线，而对较长的互连路径则选择性使用硅桥接布线，从而在保持低损耗和受控阻抗的同时实现最佳布局。
V. 封装翘曲与热管理架构
对于大型封装而言，将中介层尺寸扩展到超过多个掩模版尺寸后，由于大面积异质材料堆叠带来的热膨胀系数（CTE）不匹配，会引入显著的制造和可靠性挑战。特别是，翘曲度和局部平整度对CPO封装至关重要，因为它们直接影响光引擎（OE）区域的组装良率和光对准稳定性。为评估这些影响，我们开发了有限元模型（Ansys Mechanical），用于评估板级封装翘曲度以及关键组装区域（包括嵌入式PIC区域）的局部位移/平整度。本节中报告的所有翘曲度/平整度数值均为基于封装级FEA模型的有限元预测结果。
图6. 预测的板级封装翘曲：a) 无加强筋，b) 有加强筋。
为了改善封装的机械完整性，本文评估了添加不锈钢加强筋的方案，并与无加强筋的基线配置进行了比较。如图6所示，仿真预测板级翘曲度从约230 µm（无加强筋）显著降低至约116 µm（有加强筋）。除了降低整体翘曲度外，局部位移分析还表明，集成加强筋可显著改善关键组装区域的平整度。具体而言，嵌入式PIC实现了约4 µm的局部平整度（图7）。这些结果从力学角度支持了所提出的封装架构在CPO应用中的可行性，此类应用在组装和运行期间对平面度控制有严格要求。
图7. PIC光I/O边缘的翘曲预测：a) 无加强筋，b) 有加强筋。
鉴于PIC性能对温度的敏感性，我们开发了一个包含主要封装组件的详细热模型，以评估大型CPO封装的热行为（图8）。在该架构中，相邻的高功耗xPU通过横向热扩散和共享散热的限制，对PIC温度产生显著影响，这使得封装级的热协同设计至关重要。所采用的散热方案结合了风冷散热器（配备四个120 mm × 120 mm风扇）和薄型均温板（vapor chamber）散热片，以改善热扩散并增加封装上方的有效对流面积[18]。该方法特别适用于大型异质CPO封装，在此类封装中，必须管理xPU和EIC产生的局部高热流密度，同时将PIC维持在较严格的温度范围内。
图8. 采用顶部风冷架构的CPO封装示意图。
对于所建模的热堆叠结构，假设封装与散热方案之间采用厚度约150 µm、热导率约5.5 W/m·K的热界面材料（TIM）。均温板尺寸为248 mm × 258 mm，通过赋予其数千W/m·K量级的等效面内热导率来表征其热扩散效应。在环境条件下，针对xPU高负载运行场景进行了稳态仿真，其中约80%的总功耗由xPU消耗，10%由HBM消耗，每个光引擎（OE）约消耗10 W。整个封装的详细热仿真模型（包含所有层和组件）已在强制风冷条件下构建，风量为80 cfm，环境温度为25°C。对RDL层、中介层、嵌入式桥接以及所有组装层的简化模型采用了等效的正交各向异性热导率。这些简化模型层不包含所有详细特征，而是使用单个块来模拟性能。定制的铜散热器由顶部的4个风扇直接冷却，评估板底部设置为开口边界条件。结果表明，所提出的散热架构预计可支持约1 kW的封装热设计功耗（TDP），同时将PIC温度保持在65 °C以下（图9）。
图9. 温度分布图：a) 整个封装，b) 光引擎（OE）区域的局部放大图。
观察到PIC的最高温度出现在最靠近相邻xPU区域的角落附近，这证实了PIC是封装中热约束最严格的环节。由于OE的EIC与顶部散热堆叠直接热耦合，EIC产生的热量被有效带走，同时xPU和HBM保持在安全的工作裕度内。
VI. 光耦合与FAU贴装研究
在光学方面，我们研究了CPO封装与光纤连接单元（FAU）之间的耦合问题，重点考察了耦合效率和对准容差。该PIC采用边缘耦合器，其耦合性能对FAU贴装过程中使用的紫外固化胶粘剂的折射率非常敏感。当胶粘剂折射率超过SiO₂（n = 1.444）时，会发生严重的光模泄漏；而当折射率较低时，则会增加模场失配和反射损耗。实验测得，在空气中的耦合损耗约为3.25 dB/面；当使用折射率n = 1.5的胶粘剂时，损耗增至>20 dB/面。相比之下，折射率在1.38至1.442之间的胶粘剂，其插入损耗相较于空气有所降低，在n = 1.442时实现了约1.42 dB/面的改善，最小耦合损耗低于1.5 dB/面（图10）。所报告的耦合损耗随胶粘剂折射率变化的数值均为实验测量值。
图10. 使用不同折射率粘合剂时光纤与边缘耦合器之间的耦合效率。
为了改善光纤耦合的光学接口对准容差，我们进一步研究了透镜辅助耦合方案，这与利用微透镜辅助耦合概念来提高光子接口耦合容差的更广泛努力是一致的[19]。在该方法中，将曲率半径（ROC）为300 µm的微透镜放置在边缘耦合器的端面处，将模场直径扩展到约42 µm，同时在光纤侧使用一个匹配的透镜（图11，插图）。测量结果显示，光纤+透镜至光纤+透镜配置的插入损耗<0.6 dB，相当于每个透镜的损耗<0.3 dB，表明透镜元件引入了较低的额外损耗。更重要的是，1-dB对准容差从无透镜时的±1.1 µm改善到了±6 µm（图11）。
图11. 直接光纤耦合与透镜辅助耦合的1-dB对准容差比较。
尽管当前的封装实现方式仍会引入轻微的光束发散，但光学仿真表明，将第一个透镜相对于PIC的位置进行优化，可以将1-dB对准容差进一步提高到>±15 µm。这种方法可以显著放宽光学接口对接的机械约束，并降低可插拔光架构的系统维护成本。此外，通过使用耐回流焊、耐高温的胶粘剂来固定透镜，所提出的可插拔接口可以保护光纤组件在后续封装组装过程中免受高温影响。
结论
我们展示了一项可扩展的模塑中介层CPO封装测试样片研究，该研究将PIC嵌入到模塑RDL中介层中，以最大限度地缩短代表性xPU与光引擎之间的高速电气传输距离。这种PIC-in-mold架构实现了到OE驱动器/TIA IC的超短距离平面内链路，解决了当单通道速率向448 Gbps级别提升时面临的信号完整性挑战。采用拼接光刻技术的RDL-first工艺实现了集成TMI和细间距桥接的大尺寸中介层格式。利用表征至65 GHz的实测CPWG测试结构对HFSS模型进行了校准，并预测了高达150 GHz的SI性能。电气仿真预测：对于xPU↔TIA电子链路，在150 GHz以内RL > 15 dB，在112 GHz时IL为0.67 dB，并通过通道仿真获得了相应的448 Gbps PAM4眼图。力学建模显示，采用加强筋增强后，板级翘曲度<120 µm，局部OE平整度约为4 µm，满足CPO组装要求。热建模（强制风冷下的稳态仿真）展示了一种1 kW级的散热概念，利用均温板散热片将PIC温度维持在65 °C以下。最后，FAU耦合研究测量了边缘耦合器对胶粘剂折射率的敏感性，并表明透镜辅助扩束耦合可以显著改善对准容差。总体而言，所提出的架构为面向下一代AI/ML系统的高带宽、高能效光I/O提供了一条可制造的实现路径。
文章名：High-Density, Energy-Efficient CPO Platform with PIC-in-Mold Interposer Architecture for AI/ML Data Centers
作者：Sajay Bhuvanendran Nair Gourikutty, Wu Jiaqi, Zhonghua Yang, Mihai Rotaru, Ji Lin, Han Yong, Chia Lai Yee, Sharon Lim, San Sandra, Chai Tai Chong, Surya Bhattacharya
单位：Institute of Microelectronics, A*STAR (Agency for Science, Technology and Research), 2 Fusionopolis Way, Innovis #08-02, Republic of Singapore 138634.
