摘要
现代计算工作负载需要高能效、高带宽的互连，这推动了光子中介层（photonic interposers）作为电学链路替代方案的发展。在这里，我们展示了一个紧凑的 3D 氮化硅（SiN）光子中介层原型，包含两个布线层，其 3D 布线方案由全局优化算法进行了优化。该 3D 中介层实现了一个全连接的 12 节点光学网络，将全平面布线的 495 个层内交叉点总数减少到仅仅 150 个（减少了 69.7%），低于全平面互连理论下限的 153 个。比较这两种方案，我们的 3D 设计在实验上实现了每条波导平均损耗 45.8% 的降低。所提出的 3D 布线架构还具有内在的对称性，并且可以扩展到更高的节点数量、灵活的节点位置、额外的布线层以及其他工作波长，从而为下一代向外扩展（scale-up）和高性能计算（HPC）系统提供更密集、损耗更低的光子中介层。
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正文
现代人工智能(AI) 和高性能计算 (HPC) 工作负载需要计算单元之间进行前所未有的数据传输。在向外扩展的计算集群中，这些单元之间的互连日益成为系统功耗的瓶颈 [1]。共封装光学 (CPO) 通过将光学引擎放置在专用集成电路 (ASICs) 附近缩短了有损耗的铜线路径，并提供了这些节点之间的光学互连 [2]。虽然 CPO 消除了长距离的电学路径，但不断增长的带宽需求当需要大量光纤时，受到了实际困难和综合成本的阻碍。此外，芯片边缘密度的限制最终将限制互连容量，进而限制系统效率。
相比之下，光子中介层能够以高度可扩展的方式在光学I/O (OIO) 之间路由光学信号，并且对互连节点数量的增加不敏感。到目前为止，已经探索了包括聚合物和玻璃波导在内的几种材料平台。聚合物波导可以实现约 0.4 dB/cm 的传播损耗 [3]，但考虑到可能需要几十厘米量级的链路长度，这种衰减水平可能会对损耗预算施加限制 [4]。反之，玻璃波导提供了低至约 0.034 dB/cm 的极低损耗 [5]，但其较大的弯曲半径（约 3 cm）限制了布线的灵活性和密度。全平面布线带来的另一个挑战是不可避免的层内交叉点急剧增加。例如，考虑一个全连接的 k = 12 个节点的网络，节点均匀分布在正方形区域的周围，OIO 链路的总数是
。在连接节点0 和节点 m+1 的第 m 条 OIO 链路上，层内交叉的数量是
，其中
。根据对称性，相同的交叉分布情况适用于选择作为参考的任何节点。因此，所有链路的交叉总数是
的组合数。这些关系意味着，对于全平面布线，每条链路的最大交叉数正比于k2，并且总交叉数正比于k4 [图 1(f)]。因为每条 OIO 链路可以由双向波导对来实现，一个 OIO 链路级别的交叉可能对应四个物理层内交叉，这使得损耗预算更加受限。为了清晰起见，除非另有说明，本快报中贯穿全文的“交叉”均指 OIO 链路级别的层内交叉。
图 1：(a) 优化 3D 布线的第 0 层和 (b) 第 1 层的配置，(c) 全平面布线和
(d) 具有最小直线交叉的全平面布线 [6]。(e) 从上到下比较 (a) 至 (d) 的交叉分布直方图，颜色条表示交叉次数。(f) 预测的交叉统计数据与每边节点数的关系。
为了克服这些局限性，我们在这里提出了一种集成12 个全互连 OIO 节点的 3D 双层 SiN 中介层原型。由于 SiN 具有优异的光学特性，例如宽透明范围、低热光系数和与 CMOS 兼容的制造工艺 [7]，它是一种极具吸引力的光子集成电路材料。将该平台扩展到多层 3D 结构，通过在垂直方向提供额外的自由度，增加了集成密度 [8] 和布线灵活性。重要的是，通过跨不同层布线波导，大量高损耗的层内交叉被转换为低损耗的层间交叉（在文献 [9] 中每个交叉的损耗降低约 10 倍到 1000 倍，在本文中降低了 100 倍）。如果结合高效的层间渐变结构（interlayer tapers），减少的交叉损耗将直接使整体链路损耗显著降低。这种改进对于具有更多节点的系统可能更加显著。所提出的中介层利用了 SiN 的出色无源特性以及新颖的 3D 布线架构，实现了低损耗、低串扰、高密度和高度可扩展的波导互连。虽然我们的方法可以轻松扩展到更高的节点数量，但实验原型是从具有代表性的 12 个节点开始的。
在我们的实现中，光纤到芯片的耦合是通过Layer 0（底层）上的边缘耦合器（edge couplers）进行的，每当需要在 Layer 1（顶层）上布线时，就会紧接着这些边缘耦合器引入层间渐变结构。3D 布线策略基于广义模拟退火 (GSA) 算法 [10] 进行优化，该算法是模拟退火 (SA) 算法的一个变种 [11]。SA 模仿了材料从初始高温、高能状态退火到低温、低能状态的物理过程，而 GSA 泛化了 SA 以实现更快的收敛和对状态空间更好的探索 [12]。在这里，状态空间由一个包含所有 OIO 链路的层分配信息的层向量组成，系统能量由所有 OIO 链路上的平均片上互连损耗 (ICL) 给出，它作为需要最小化的目标函数。在下文中，片上 ICL 表示排除了边缘耦合器和外部路径损耗。优化过程通过双退火例程 (dual annealing routine) [13] 进行，它提供了 GSA 的稳健实现。优化过程的全面细节总结在补充材料 1 中。
经过GSA 优化的 3D 布线 [图 1(a)-(b)] 将 12 节点光学网络的层内交叉总数从传统全平面实现 [图 1(c) 和 (e)] 中的 495 个急剧减少到仅 150 个，相当于减少了 69.7%，并且显著打破了全平面互连理论下限的 153 个 [6]，如图 1(c)-(e) 所示。随着节点数量的增加，这种趋势依然存在 [图 1(f)，左图]。具体而言，设 n 为每条边上的节点数 (k = 4n)，多项式拟合 [图 1(f) 中的虚线] 揭示了优化后的双层布线的交叉总数遵循
，而交叉的范围规律缩放为与全平面互连的基准相比（其中且我们的方法能够分别将总交叉数和交叉范围大幅减少。层内交叉的这些显著减少对整体损耗预算产生了有利影响，并产生了更均匀的ICL 分布。这些好处也适用于更高的节点数，并且与全平面互连的下限相比有助于节省数百个交叉 [图 1(f)，右图]。此外，所提出的 3D 布线结构表现出内在的旋转对称性：Layer 0 是中心对称倒置的，而 Layer 1 是 Layer 0 旋转 90 度得到的 [图 1(a)-(b)]。这种对称性通过复制一个基本单元来生成整个架构，从而促进了具有更高波导密度和更多布线层的可扩展设计。
图2： (a) 包含 12 个节点的双层 SiN 光子中介层的优化 3D 布线方案布局。Layer 0 波导标记为蓝色，Layer 1 波导标记为红色。(b) 制造芯片的照片和 (c) 中心交叉区域的放大视图。(d) 制造工艺流程示意图。关键结构的 SEM 图像包括 (e) 层内交叉，(f) SiN 波导和 (g) 层间渐变结构的横截面视图。
该中介层是在一个紧凑的7.4 mm x 7.4 mm 的原型裸片上制造的，基于双层等离子体增强化学气相沉积 (PECVD) SiN 平台。标称的层堆叠包括两个 400 nm 厚的 SiN 层，中间由 1 um 厚的 SiO2间隔层隔开，并覆盖有1.5 um 厚的 SiO2顶部包层。图2(a) 显示了 3D SiN 中介层的布局，而图 2(b) 和 (c) 分别展示了制造出的光子中介层芯片的照片以及密集布线的中心区域的放大视图。图 2(d) 总结了整个制造工艺流程。制造开始于在一个带有 3 um 厚 SiO2的4 英寸 Si 晶圆上使用 PECVD 沉积 400 nm 的 SiN，然后进行 Layer 0 的图案化。接着沉积一层基于四乙氧基硅烷 (TEOS) 的 SiO2（约1.5 um）。随后的化学机械平坦化 (CMP) 步骤对该层进行平坦化和减薄，形成 1 um 厚的间隔层。重复该工序以形成 Layer 1。在整个制造过程中，结合了应力释放图案 (SRPs) 和高温退火步骤，以释放薄膜应力 [14] 并降低传播损耗 [15]。最后，在进行硅深刻蚀产生用于光纤到芯片耦合的端面之后，将晶圆切割成可供测试的裸片。图 2(e)-(g) 显示了关键结构的扫描电子显微镜 (SEM) 图像，包括具有椭圆多模区域的层内交叉 [图 2(e)] 和具有光滑侧壁的波导 [图 2(f)]。图 2(g) 显示了倾斜视角下层间渐变结构的解理横截面。层间过渡由一对互补的逆向渐变结构实现，用于绝热模式转移。由于横截面视图是在渐变区域内拍摄的，因此观察到不同的波导宽度在预期之中。根据图 2(g) 中的测量，制造出的 SiN 厚度在 Layer 0 上约为 360 nm，在 Layer 1 上约为 270 nm，层间间隔层厚度约为 1.08 um，顶部包层厚度约为 0.43 um。尽管这些值偏离了标称值，无源组件仍然具有功能，且操作上没有发生定性的改变。例如，在两层之间测得的每个交叉的层内交叉损耗相差仅为 0.046 dB [图 3(a)]。
图3： (a-d). C 波段损耗截断测量：(a) 层内交叉，(b) 层间交叉，(c) 波导传播损耗，(d) 层间渐变结构。(e) 测量到的片上 ICL 分布的网络图。(f-h) 带有均值和标准差的片上 ICL 热力图：(f) 测量结果，(g) 使用测得的交叉损耗预测的 3D 互连，以及 (h) 使用测得的交叉损耗预测的全平面互连。颜色条代表以 dB 为单位的片上 ICL，所有损耗均通过减去边缘耦合器和外部光纤路径的损耗进行了归一化。
图3 总结了制造的 3D SiN 中介层的光学性能。图 (a)-(d) 报告了关键无源元件的截断（cut-back）测量结果，显示 Layer 0 上每个层内交叉损耗为 0.123 dB，Layer 1 上为 0.169 dB，每个层间交叉损耗为 0.001 dB，波导传播损耗为 0.038 dB/cm，每个层间渐变过渡损耗为 0.360 dB。图 3(e) 将测量到的片上 ICL 分布在网络图中进行了可视化，提供了一个直观的、保留拓扑结构的视图。每条线段对应一个 OIO 链路，并根据波导对的平均损耗进行着色。相同的数据被重组为按发射器 (TX) 和接收器 (RX) 节点索引的 ICL 热力图 [图 3(f)]。对应于自链路 (TX=RX) 以及在同一芯片边缘上紧密排列的节点之间的 OIO 链路的单元格由于测量限制而留空，这些条目也从所有的均值和标准差计算中排除。图 3(g) 和 (h) 展示了基于无源组件的测量损耗所预测的 ICL 热力图。图 3(g) 针对原型中使用的相同优化的 3D 双层布线对 ICL 进行了建模。它根据公式 S4 评估每个波导，使用了依赖于层的层内交叉损耗、层间交叉损耗和层间渐变损耗 [图 3(a)、(b) 和 (d)]。图 3(h) 说明了具有相同节点放置 [图 1(c)] 的全平面互连的预测基准，利用了 Layer 0 和 Layer 1 的平均层内交叉损耗 [图 3(a)]。由于波导传播损耗在裸片尺度上的贡献可以忽略不计，因此在这两个预测中都被忽略了。这些预测因此为解释原型结果提供了参考，由 ICL 的均值 mu（代表希腊字母缪）和标准差 sigma（代表希腊字母西格玛）来量化。
3D 布线优于全平面布线的好处变得显而易见：测得的原型实现了
，与全平面预测的mu = 4.96 dB 相比，这意味着每条波导的平均损耗显著降低了 45.8%，尽管它比理想的 3D 预测的 mu = 1.92 dB 超出了 0.77 dB。在均匀性方面，测得的分布范围
，与全平面互连基准的sigma = 2.11 dB 相当，但大于 3D 预测的 sigma = 1.03 dB。测得的热力图进一步揭示了特定链路（0-4、3-8、4-7、4-8、5-11 和 6-10）中异常高的损耗，这可能解释了测量中观察到的与理想 3D 预测相比更大的均值和分布范围。这些链路与 3D 预测中的高 ICL 区域相匹配 [图 3(g)]，尽管测得的损耗大大超出了预测。一种解释是，东侧的边缘耦合器（端口 3-5）在制造过程中遭受了更多的非均匀性，其实际耦合损耗明显高于校准后的边缘耦合器损耗。由此产生的额外耦合损耗与现有的交叉损耗复合，使得这些链路显得特别有损耗。这种趋势可以在图 3(e) 和 (f) 中的颜色模式中看出，东侧的链路损耗普遍更高。其他未建模的因素，例如光纤到芯片耦合的波动以及无源元件在裸片级别的非均匀性（例如图 2(g) 中所示的厚度偏离设计值），也可能导致测量和预测之间的偏差。总的来说，这些因素导致了测量性能和理想 3D 预测之间的差异。虽然原型显著优于全平面互连基准，但期望进一步的制造优化能够缩小与理论极限的差距。
总之，我们提出了一种克服了全平面布线拓扑限制的3D 光子中介层架构。在多层 SiN 平台上的实验演示证实，与全平面基准相比，交叉总数（减少了 69.7%）和每条波导的平均损耗（减少了 45.8%）都有显着降低。通过进一步的制造优化，预计损耗性能将更接近基于模型的预测：平均损耗降低大于 60% 以及更窄的损耗分布。该 3D SiN 中介层还可以扩展到其他波长、更大的空间尺度、更高的节点数量、灵活的节点放置以及额外的布线层，以进一步减少交叉。因此，我们的工作为光子中介层提供了一种可扩展的解决方案，解决了未来计算集群和数据中心不断升级的互连需求。
文章名：Scalable 3D silicon nitride photonic interposer for high-density optical interconnects
作者：Yu Xia, Yuhao Huang, Yuemin Li, Jie Wang, Yunqi Fu, Yaoran Huang, Hongjie Liang, Hao Fang, Zheng Li, Mingfei Liu, Yitian Tong, Di Yu, and Chao Xiang
单位：香港大学电气与电子工程系及光学量子材料国家重点实验室，中国香港
