图1： 晶圆级 3D PIC 的挑战和解决方案。(a) 描述从 2D 到 3D PIC 架构过渡的示意图。(b) 提出的 k-工程渐变结构 (k-taper) 克服了层间过渡效率与器件占用面积之间的固有权衡，实现了紧凑且高性能的 3D PIC。(c) 制造过程中的横向不对准在传统的绝热渐变结构中会引发显著的层间过渡损耗，而 k-taper 有效缓解了这一限制，从而提高了光学性能。(d) 垂直间隔层厚度的变化会损害 3D PIC 的良率和可靠性，这通过开发确保均匀性和可靠性的制造工艺得到了解决。
1. 引言
光子集成电路(PIC) 的快速发展预计将满足现代数据通信系统和未来超大规模计算应用呈指数级增长的需求。然而，PIC 的面积微缩受到光波导 (WG) 限制特性的根本限制，对于平面 PIC 而言，这阻碍了器件密度的提高，并使大规模系统的波导布线变得复杂。此外，PIC 的新兴潜在功能正通过基于多层、垂直堆叠架构的混合/异质集成逐步解锁。这些特点推动了 PIC 向具有更高密度和全面功能的三维 (3D) 集成框架演进，有望在下一代光子系统中实现突破性性能。
为了使3D PIC 达到最佳性能，每一层都必须以完全集成的方式运行，表现出与单层平台相似的高均匀性和极低损耗。如果没有这种普遍的可靠性，3D PIC 的实用性将受到严重限制，因为不可预测的层间过渡效率仍将是 3D PIC 设计中的主要障碍。然而，向可靠 3D PIC 的变革（尤其是在晶圆级）伴随着重大的设计和制造挑战，如图 1 所示。首先，用于层间过渡的组件仍然占据着相当大的芯片面积。尽管层间过渡的绝热渐变结构 (adiabatic tapers) 在光学带宽和制造简易性方面优于垂直通孔 (vertical via) 和光栅耦合器 (grating coupler)，但它引发了一个权衡问题：高效率需要非常长的渐变结构长度，这限制了层间过渡发生时的布局设计自由度。其次，渐变结构过渡损耗在晶圆上的不均匀性增加了光链路中的损耗预算，限制了可实现的最大跨层连接数量，从而限制了 3D 集成密度。在实际的渐变组件中，过渡损耗主要源于横向和垂直方向上偏离设计值的偏移。前者由光刻或键合系统的对准精度决定，而后者则取决于间隔层 SiO2沉积和平面化的均匀性。此外，垂直偏差的根源通常会导致随机分布，使得即使在同一个晶粒 (die) 内，渐变结构过渡损耗也会发生变化。这种变异性使得晶圆级均匀性无法得到控制，并限制了 3D PIC 大规模生产的潜力。因此，为了获得可靠的 3D PIC，我们需要具有高不对准容差的高效渐变结构以实现快速的层间过渡，同时也需要一种能够实现对垂直间隔层进行晶圆级均匀控制的制造工艺，以支持高生产良率。
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已有几项研究证明了利用层间过渡实现 3D PIC 的可行性，但仍存在重要的局限性。例如，三层 SiN-SiN-Si 平台实现了低串扰，但代价是结构过长 (70 + 120 um) 且严重依赖于层均匀性，对准误差研究仅限于狭窄的范围 (+/- 60 nm)。同样，工作在多倍频程范围内的 SiN-AlN 集成采用了耦合长度超过苛刻的 1000 um 值的绝热渐变结构，且未报告不对准容差。此外，高速 3D 异质 LiTaO3平台展示了大于 70 GHz 的运行速度，但在使用图案化的 LiTaO3脊形波导时，层间过渡损耗较大 (0.6 dB)，并且对横向不对准非常敏感。在这些方法中，虽然绝热耦合器仍然是 3D PIC 最有希望的解决方案，但目前的演示往往将可靠性等同于稀疏的实验数据。然而，真正的可靠性不仅是一个单一的低损耗指标，而是设计稳健性、工艺容差以及大规模生产中统计一致性的结合。
在这项工作中，我们在双层 400 nm 厚的 SiN 平台上展示了可靠的 3D PIC，在层内和层间损耗性能方面均具有晶圆级均匀性。通过回刻辅助化学机械抛光 (E-CMP) 和应力释放沟槽 (SRT) 保证了晶圆级间隔层的均匀性，这促成了显著的均匀性，第 1 层 (L1) 和第 2 层 (L2) 波导传播损耗以及间隔层厚度的变异系数 (CV) 分别为 11.92%、8.99% 和 2.06%，相应的峰度 beta2（衡量分布形状的指标）分别为 2.97、2.04 和 2.01。我们进一步提出了一种新颖的 k-工程渐变结构 (k-taper，这里的 k 代表希腊字母 kappa，下同) 来打破效率-面积的权衡，在层间过渡效率和横向不对准容差评估的可靠性指标上，它比传统的线性渐变结构 (L-taper) 优越 75%。最终，基于低损耗多层 SiN 平台和可靠的 k-taper，我们提出了一种可靠的 3D PIC，实现了低至 5.56 mdB/coupler (毫分贝/耦合器) 的层间过渡损耗，晶圆级分析得出 CV 为 9.69%，beta2为 2.78。此外，这些极低损耗的层间过渡促成了新型的高 Q (高品质因子)、3D 集成光学谐振腔，为高级谐振腔架构引入了额外的设计自由度。所提出的方法有效缓解了 3D PIC 制造中的可靠性挑战，提供了能够实现高密度和多功能 3D 光子芯片的标准化制造途径。
2. 结果
解决 3D SiN PIC 中应力引起的不均匀性
图 2：3D SiN 器件的应力挑战及相应解决方案。(a) 晶圆缺陷、制造工艺和光学特性之间的关系；(b) 制造工艺包含一个标准化的五步流程。对于多层芯片，重复执行相同的流程。(c) 左图：波长范围为 1480 nm 至 1620 nm 的 SiN 波导在退火和化学机械抛光 (CMP) 处理前后的对比。右图：1550 nm 附近的相应共振谷。(d) 不同光刻胶的台阶覆盖能力。(e) 蚀刻前后 400 nm 高的台阶轮廓。(f) 仅使用 CMP 和电化学机械抛光 (E-CMP) 的晶圆图像对比。(g) 左图：间隔层和 B-B 距离定义的示意图。右图：本文展示的 3D 光子集成电路 (PIC) 的 B-B 距离测量分布，分别使用表面增强拉曼光谱 (SRT) 和 E-CMP 获得。
由于 SiN 具有广泛的光学透明度以及与 SiO2的低折射率对比度，它被广泛用于制造低损耗波导 (WG)，且在 3D PIC 应用中也显示出巨大潜力。然而，要在晶圆级实现 3D SiN PIC，CVD（化学气相沉积）薄膜和高温退火（薄膜纯化）产生的 SiN 薄膜拉伸应力构成了重大挑战。通常，晶圆翘曲会影响步进光刻过程中的焦深变化，从而显著降低关键光子结构（包括波导与具有极小尖端的渐变结构之间的间隙）精密制造的良率。对于 3D PIC，严重的晶圆翘曲会导致渐变结构过渡损耗的不均匀。对于横向偏移，晶圆翘曲会影响晶粒间的光刻不对准，这是无法通过全局平移光刻曝光场来纠正的。另一方面，对于垂直偏移，晶圆翘曲给化学机械抛光 (CMP) 带来了困难，并导致两个波导层之间的垂直间隔层形成不均匀，从而引入垂直偏差。随着应力的进一步增加，SiN 薄膜甚至可能破裂，导致器件完全失效和生产浪费。
为了获得低拉伸应力，采用等离子体增强化学气相沉积 (PECVD) 来制备 SiN 薄膜，因为它具有本征低应力特性，并提供了便捷的应力管理和制造可重复性，特别是对于具有多步叠加的 3D PIC。沉积后，通过温和的 CMP 改善 SiN 顶表面的平滑度，将 RMS（均方根）粗糙度从 1.05 nm 降低到 0.29 nm，这有助于减少散射损耗。为了进一步降低光传播损耗，高温退火是必不可少的，但它也会导致相当大的应力。因此，我们在每个退火周期之前蚀刻出应力释放沟槽 (SRT)，将连续的 SiN 薄膜分割成局部区段，因为当 SiN 薄膜在退火前首先缩小到几十微米的面积时，应力的宏观影响可以显著减小。在应力释放沟槽将退火引起的应力限制在离散区域的情况下，成功阻止了裂纹从无沟槽区向有沟槽区的蔓延，并且晶圆翘曲得到了很好的控制。对于单模 3D 光子集成，制造了厚度为 400 nm、宽度为 900 nm 的 SiN 波导，并用环形谐振腔表征其损耗。未退火的 PECVD SiN 谐振腔在 1550 nm 附近表现出 6.6 万的本征品质因子 Qi，而在经过退火和 CMP 工艺后，Qi提高了两个数量级，达到约 520 万。
SiO2平面化过程是导致间隔层不均匀的另一个原因。尽管优化了 CMP 配方，SiO2间隔层的均匀性仍然受到台阶高度、图案密度等因素的限制，并且随着为了获得所需平坦度和平滑度而延长的 CMP 时间，情况会恶化。因此，我们引入了 E-CMP (回刻辅助化学机械抛光) 工艺，使用回刻 (etch-back) 来降低台阶高度，并使用短时间 CMP 来提高表面平滑度，以实现间隔层的高晶圆级均匀性。测试表明最佳解决方案是纳米压印光刻 (NIL) 光刻胶，厚度为 600 nm，实现了近 94% 的高度降低（从 400 nm 降至 20-25 nm）。通过短时间 CMP 去除残留形貌后，达到了 0.2 nm 的 RMS 粗糙度。为了准确测量 SiO2厚度，CMP 的终点检测测量的是 L1 (第1层) 和 L2 (第2层) 之间的底到底距离 (B-B 距离)。测量结果表明，在整个 4 英寸晶圆上，E-CMP 后的 B-B 距离非常均匀，CV 为 2.06%，beta2为 2.01。
通过 k-工程渐变结构实现快速且稳健的层间过渡
为了解决传统绝热渐变结构中效率与面积的权衡以及对横向/垂直偏移的敏感性问题，我们提出了 k-工程渐变结构（k-taper，k 代表 kappa）以实现快速稳健的层间过渡。
图 3：用于快速稳健的层间过渡的 κ 型锥形结构。(a) κ 型锥形结构设计原理的概念图
展示了 κ 值的重映射过程，从而重塑了锥形结构的几何形状。(b) 照片展示了已制备的 3D SiN 芯片。左图：用于损耗测量的环形谐振器。中图：L 型锥形结构和 κ 型锥形结构的扫描电镜 (SEM) 图像。
对于没有比例尺的图像，水平比例尺压缩了 4 倍以方便观察。右图：SEM 图像细节展示了锥形结构的尖端和波导侧壁。(c) 混合环中 L 型锥形结构和 κ 型锥形结构在不同锥形长度和横向偏移下的传播损耗 (dB/cm) 与波长的关系(d) 从环形谐振中提取的锥形损耗，用于比较不同锥形长度和横向偏移下的 L 型锥形结构和 κ 型锥形结构。在将 600 nm 偏移量与 20 µm 长器件相结合的组中，L 型锥形结构引入了较高的过渡损耗，导致谐振拟合失败，从而产生不适用的损耗值。
k-工程 (k-engineering) 始于双层线性渐变耦合器 (L-taper)。L-taper 的耦合系数 k (kappa) 在结构中间降至最低值，此时两个渐变波导共享相同的宽度。该位置即相位匹配点，功率在此处突然从下层渐变波导转移到上层渐变波导。这一特征导致了两个显著的缺点：(i) L-taper 在相位匹配点附近具有弱且尖锐的 k，需要极长的渐变长度才能实现高功率传输。(ii) 相位匹配点附近的功率突然转移导致制造容差低，因为微小的横向和垂直偏移会带来巨大扰动并极大地降低传输率。因此，当 k 能够在相位匹配点附近平缓变化时，可以减轻上述缺点。
为了使 k 的曲线变得平缓，采用了埃尔米特插值 (Hermite interpolation) 在所需的点和导数处创建一条平缓变化的曲线 H(x)，然后将 k 连同渐变波导区段一起重新映射。优化的 k-taper 展现出两个显著优势，精准解决了 L-taper 的两个弱点：(i) 相位匹配条件附近的 k 值占据了整个渐变结构的很大面积，使整个结构在促进功率转移方面更加高效，从而在比线性渐变结构更紧凑的面积内发挥作用。(ii) k-taper 体现了平缓的功率过渡，因此受器件不均匀性（横向和垂直偏差）的影响较小，提供了很高的制造稳健性。
虽然现有关于减小渐变结构长度的研究主要集中在理论计算上 [24-27]，但我们的方法将理论仿真与跨越一系列渐变长度和偏移量的系统性实验验证相结合，从而为所提出的 k-taper 的可靠性提供了强有力的证据。我们使用上述制造技术制造了双层 SiN 芯片以研究渐变结构的性能。图 3b 展示了用于损耗测量的关键器件：位于 L1 和 L2 上用于波导损耗测量的单层环形谐振腔，以及跨越两层（称为混合谐振腔）用于测量层间过渡损耗的环形谐振腔。假设谐振腔（位于 L1/L2 上以及混合类型）的传播损耗为 alpha1,2,hybrid，谐振腔周长为 Lring，渐变结构长度为 Ltaper。那么，层间耦合器的过渡损耗（alpha_taper，单位：dB/coupler）可以写为：
每个谐振腔具有 1499 um 的周长，对应于 100 GHz 的自由光谱范围。图 3b 中间面板的 SEM 图像显示了制造的 L-taper 和 k-taper，其中间一排的 SEM 图像在水平方向上压缩了 4 倍，以便对设计的渐变结构几何形状和实际器件进行直观比较。右侧的 SEM 图像展示了制造出的具有 200 nm 宽尖端的渐变结构以及具有光滑侧壁的波导。在版图设计中故意使两个渐变结构发生偏移，以模拟潜在的横向不对准。整个 4 英寸晶圆上的 SiO2层厚度如图 2g 所示。
我们在实验中比较了不同渐变长度 (20-120 um) 和横向偏移 (0-600 nm) 下的性能。k-taper 即使在渐变长度大幅减小的情况下也保持了极高的传输效率。例如，长度为 40 um 的 k-taper 表现出的损耗性能甚至优于 80 um 长的 L-taper。这一特性使得在紧凑面积内实现高效能量转移成为可能，有效打破了效率与器件占用面积之间的权衡。此外，在横向偏移下，k-taper 保持了较低的损耗，而 L-taper 的过渡效率迅速下降。我们提出了一个无量纲可靠性指标 R，其计算公式为：
综合考虑所有实验组，k-taper 和 L-taper 的 R 平均值分别为 117.9 和 67.3，表明 k-taper 的性能比 L-taper 优越 75%。
具有晶圆级均匀性的 3D PIC 和谐振腔
基于制造工艺的进展和 k-taper 的优势，我们实现了晶圆级可靠的 3D PIC 和新颖的 3D 高 Q 光学谐振腔。
我们对包含整个 4 英寸晶圆上 21 个不同晶粒 (dies) 的谐振腔进行了晶圆级统计分析。L1 中器件的最可能传播损耗为 0.077 dB/cm；L2 中器件的最可能传播损耗为 0.068 dB/cm。对于跨越两层的混合谐振腔，基于 L-taper 的谐振腔传播损耗为 0.170 dB/cm，而基于 k-taper 的谐振腔实现了 0.157 dB/cm 的更低损耗。晶圆级的层间过渡损耗计算得出，L-taper 为 8.18 mdB/coupler，而 k-taper 为 7.20 mdB/coupler。
晶粒间 (D2D) 变化的分析显示，L1/L2 波导损耗的 CV 分别为 11.92% 和 8.99%，表明具有晶圆级均匀性的低损耗特性。相比之下，L-taper 过渡损耗的 CV 为 24.58%，显示出中等程度的变异性，这主要是因为它对晶圆边缘的间隔层厚度变化非常敏感。相反，k-taper 过渡损耗的 CV 仅为 9.69%，这标志着出色的晶圆级一致性。
表I： 晶粒间 (D2D) 变化的统计分析
极低损耗的层间过渡允许单个高 Q 谐振腔占据两个不同的层。由于过渡损耗降低至每耦合器几毫分贝的水平，跨越多层的光传播变得非常接近面内传输，混合环形谐振腔因此可以以完全集成的方式运行。这种 3D 谐振腔在电信 S、C 和 L 波段均具备高 Q 属性，它不仅通过物理键合，还通过无缝的光学过渡整合了不同的层（甚至是不同的材料），在异质平台之间创建了连续低损耗的光子路径。
图4： 晶圆级可靠的 3D PIC 和谐振腔。(a) 整个 4 英寸晶圆上 21 个晶粒 (dies) 中 L1、L2 谐振腔以及混合谐振腔的本征品质因子 Qi及对应的损耗直方图。(b) L-taper 和 k-taper 跨 4 英寸晶圆分布图的环形谐振腔传播损耗的对比直方图。(c) 21 个晶粒上 L-taper 和 k-taper 过渡损耗 (mdB/coupler) 的晶圆级分布。(d) 左：显示占据两个 SiN 层的 3D 谐振腔的显微图像。右：该单个谐振腔的光谱和 Qi，其在电信 S、C 和 L 波段均具有高 Q 特性。
3. 讨论
我们通过制造工艺开发和系统化的器件设计，在晶圆级展示了可靠的 3D 光子集成电路和新颖的 3D 谐振腔。与 L-taper 相比，所提出的 k-taper (k 代表 kappa) 在过渡效率和不对准容差方面实现了约 75% 的提升，为高密度的 3D 光子集成电路提供了前所未有的设计灵活性。在双层 SiN 演示中，层间过渡损耗保持在低至 5.56 mdB/coupler，并具有优异的晶圆级均匀性。所提出的方法为可靠的、高密度的 3D PIC 大规模制造建立了一条清晰实用的路线图，展示了将 3D 光子学从原型转化为生产所需的优化设计、制造工艺控制和良率。它也为不同光子材料的高维组合提供了一个可靠的平台，能够实现跨堆叠层的无源波导、有源元件和非线性介质的无缝集成，从而带来引人入胜的光子学应用。
方法
SiN 沉积方法与制造工艺流程比较
为了释放应力并减少晶圆翘曲，基于低压化学气相沉积(LPCVD) SiN 的工艺流程通常需要复杂的过程，例如光子镶嵌工艺、额外的背面 SiN 去除、使用带有 700 um 厚衬底的非标准 4 英寸晶圆等。在这项工作中，采用等离子体增强化学气相沉积 (PECVD) 制备 SiN。PECVD 本质上具备低应力特性，在提供便捷应力管理的同时，高温退火后也不会牺牲光传播损耗。详细制造流程如下：
步骤1：晶圆准备。在标准 4 英寸硅晶圆上通过干湿法氧化形成 4 um 厚的氧化层。
步骤2：SiN 沉积。在 360 摄氏度下，通过等离子体在高频 (13.56 MHz) 和低频 (100 kHz) 之间切换沉积 PECVD SiN。
步骤3：SRT (应力释放沟槽) 形成与退火。对沉积的 SiN 薄膜进行完全蚀刻，形成 SRT，随后在氮气氛围中于 1150 摄氏度下退火 2 小时。
步骤4：波导图案化。涂布抗反射层和光刻胶，光刻显影后，光刻胶发生回流以降低侧壁粗糙度。随后通过氟基干法刻蚀将图案转移至 SiN。
步骤5：SiO2包层。同样沉积 PECVD TEOS-SiO2，并在此层上也进行 SRT 形成和退火以控制应力和损耗。在沉积第二层 SiN 之前，对 SiO2包层进行回刻和平面化。
k-工程渐变结构的设计
线性渐变结构被划分为20 个区段，然后固定三个点：相位匹配点、起点和终点。使用埃尔米特插值生成平缓曲线 H(x)，将相位匹配点的第一导数设为零。通过扫描不同起点的第一导数 h，观察传输率与长度的关系，选择能产生平滑传输线的 h 值。
器件表征
在实验装置中，从Keysight N7778C 可调谐激光器发出的光经过偏振控制器获得横电 (TE) 模式，通过透镜光纤边缘耦合进入芯片。输出光再次通过透镜光纤、衰减器，最终进入光电探测器 (PD)。扫频速度为 80 nm/s。
文章名：Scalable 3D silicon nitride photonic interposer for high-density optical interconnects
作者：
Yu Xia, Yuhao Huang, Yuemin Li, Jie Wang, Yunqi Fu, Yaoran Huang, Hongjie Liang, Hao Fang, Zheng Li, Mingfei Liu, Yitian Tong, Di Yu, and Chao Xiang
单位：
香港大学电气与电子工程系及光学量子材料国家重点实验室
