光子集成电路（PICs）在过去40年中取得了显著进展，特别是在数据中心互连中的主导地位以及在生化传感器、光探测与测距（LiDAR）、光子交换、光子计算甚至芯片级3D打印等新型应用中的广泛应用。尽管PIC的高产量制造取得了显著进展，证明了103–105个设备可以集成到单个芯片上，但其封装、组装和测试的进展却相对较慢。普遍的估计认为，PIC的封装、组装和测试占PIC制造总成本的70-80%，而其电子集成电路对应的费用仅占20%（如图1所示）。具体而言，图1a中的数据显示了最先进的电子系统级芯片（SoC）的成本结构，表明在晶圆厂的前端线路（FEOL）和后端线路（BEOL）制造过程中，芯片制造的开支占据主导地位。与此同时，图1b中的数据则展示了PIC（在这种情况下为磷化铟（InP））的成本结构，情况正好相反。此外，图1c展示了通过不同工艺对成本进行的细分，电子扇出晶圆级封装（FO-WLP）的工艺成本较高，而图1d则展示了集成光子学中封装、组装和测试过程在总成本中的占比。这个差异并不仅仅是由于电子芯片的成本普遍高于光子芯片——事实上，相对简单的PIC的成本大致与最先进的电子IC相当。例如，在5nm工艺节点上制造的最先进的电子SoC的购买成本约为每平方毫米0.57美元，而一个硅光子（SiPh）或磷化铟（InP）PIC的成本分别为每平方毫米0.1-0.4美元，且在包装之前适用于几百万颗芯片的产量。这一差异反映出，当我们看一个典型的电子-光子系统时，比如硅光（SiPh）可插拔收发器，封装、组装和测试仍然占据了整体成本的主导地位，相比于SiPh发射器（Tx）或接收器（Rx）芯片以及所需的电子芯片（如跨阻放大器（TIA）或其他驱动器）成本（如图1e所示）。#0：10mm-10mmsto衬底-bto薄膜（300nm厚度可定制）
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文章名：Advances in waveguide to waveguide couplers for 3D integrated photonic packaging作者：Drew Weninger 1,4, Samuel Serna2, Luigi Ranno 3,5, Lionel Kimerling3 and Anuradha Agarwal1单位：桥水州立大学&mit
当前半导体封装和组装技术
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了解当前电子和光子封装的技术现状可以帮助我们解答为什么光子封装和组装仍然是一个重大挑战。从1947年第一颗晶体管中的首个离散线连接开始，直到1950年代贝尔实验室开发的球形和楔形焊接技术，电气元件一直采用金（Au）、铝（Al）或铜（Cu）基线焊进行串行连接。今天，电子线焊接（基于参考文献20中的命名法的1D架构）可以使用35μm的间距进行，并且每次焊接的时间约为0.1秒，使用自动化工具进行操作，依然是要求少于10³连接的应用中最为普遍的互连方式。在1960年代，IBM提出并引入了首个用于电气互连的并行工艺，即翻转芯片焊接连接（2D架构）。具体来说，使用焊料凸点的球栅阵列（BGA），即所谓的受控塌陷芯片连接（C4凸点），使得芯片与印刷电路板（PCB）之间的多次连接可以在一个焊接步骤中完成。随着时间的推移，为了有效地扩展与芯片的连接数量，翻转芯片封装策略变得更加先进，多个中间基板的数量逐渐增多（如图2a所示），而焊料凸点的直径则逐渐减小（如图2b、c所示）。因此，对于需要超过10³个电气连接的高容量应用，通常会使用翻转芯片技术。
在(a)中，数据显示了三星用于谷歌Tensor G2系统级芯片（SoC）的扇出面板级封装（FO-PLP）制造的数据11。图(b)中的数据显示了用于制造光纤耦合的集成InP PIC（包含调制器和探测器）的数据12。图(c)中的数据显示了FO-WLP的情况，但同样提供了电子封装成本驱动因素的工艺分解数据13。类似地，图(d)展示了InP PIC的工艺分解数据12。最后，图(e)提供了一个典型的电子-光子系统的总体成本分解——一个SiPh收发器8。目前，先进的电子封装通常由一个先进工艺节点的电子芯片与重新分布层（RDL）或嵌入式桥接（称为2.1D架构）粘接，该层或桥接被制造在有机封装基板上，或者由芯片粘接到硅介质层，介质层再与有机封装基板粘接（如果介质层厚度足够，具有电气通孔，则称为2.3D或2.5D架构）29。通常，添加RDL、桥接或介质层的目的是在封装内实现更高的电气扇出——这些组件本身不包含功能性器件，仅包含铜（Cu）走线或通孔。扇出本身是通过在封装堆栈中逐渐增大凸点技术来实现的，在芯片与介质层之间，铜柱凸点的间距<20 μm，而封装基板与电路板之间的C4连接的间距>100 μm30。将电气芯片堆叠在一起（完全的3D架构）是一种在高级动态随机存取内存（DRAM）芯片31和互补金属氧化物半导体（CMOS）图像传感器32的封装中常见的做法。这些3D架构通过使用硅通孔（TSV）结合混合键合33，旨在实现>10⁴个连接每平方毫米，并且凸点间距<10 μm，具体内容将在下文中描述。
在(a)中，展示了从线焊接（1D）到堆叠芯片（3D）的演变，显示了封装内布线复杂性的增加368。图(b)显示了凸点技术随时间的进展（2020年之前的数据来自参考文献369，2020年之后的数据和未来预测来自参考文献30和370，这些数据部分来源于参考文献371），而图(c)展示了当前使用的凸点的横截面，两个图都证明了当前可以实现<10 μm的凸点间距370。图(d)中的图像显示了在组装过程中常用的焊接工艺，这取决于所使用的凸点技术。上述架构的组装和焊接过程中使用的工艺可以分为四类：大规模回流、热压焊接（TCB）、激光辅助焊接（LAB）和混合焊接。每种工艺的基本操作示意图可以在图2d中找到。使用的焊接工艺类型取决于所使用的凸点类型。例如，大规模回流工艺，其中芯片通过高速自动化拾取和放置工具组装到基板上，然后在回流炉中集体加热，使得C4凸点熔化并固化，通常用于C4凸点，因为在拾取和放置对准较差的情况下，仍然能获得较高的良品率。另一方面，热压焊接（TCB）是通过在拾取和放置步骤中对芯片施加压力和热量，通常用于μ-凸点或铜柱（Cu pillars），这些情况下需要更高的对准精度和压力，以防止或去除电气凸点上的氧化膜，这些氧化膜会导致电气故障。由于TCB是串行工艺，其中一个芯片在另一个芯片之后进行焊接，因此这种工艺的较低产量通常被认为是一个显著的缺点。如前所述，混合焊接用于平面化的无焊料铜/介电层界面，以实现最高可能的连接密度。混合焊接涉及将由铜焊盘和介电钝化层（如二氧化硅（SiO2）、硅氧氮化物（SiON）或硅碳氮化物（SiCN））组成的表面进行平面化，使用化学机械抛光（CMP）平面化表面，通过施加等离子体激活表面，然后将介电层和铜表面焊接在一起，使得每个芯片的整个表面成为焊接界面的一部分。混合焊接工艺可以在芯片级或晶圆级进行，尽管在焊接前确定良品芯片（KGD）的能力促使了集体芯片到晶圆（D2W）焊接的发展（也称为先进的芯片到晶圆焊接）。集体D2W焊接提高了产量，同时通过执行高速拾取和放置操作，将芯片放置到使用牺牲焊接材料（低时间、低温工艺）粘接的载片上，然后在单次焊接步骤中将所有芯片粘接到目标晶圆上，从而实现了KGD的确定。每种上述焊接和凸点技术的关键因素之一是自动化拾取和放置芯片及晶圆焊接工具的作用。这些先进的工具能够在高速的同时实现高精度的芯片或晶圆对准，并且通常配备有额外功能，如环氧树脂分配、加热尖端和平台、紫外线（UV）固化灯等。如预期的那样，这些工具的速度（即吞吐量）与对准精度之间存在权衡，特别是在进行越来越小的凸点间距时，这种权衡变得尤为重要。用于在大规模回流之前进行芯片粘接的标准拾取和放置工具的对准精度为10–20 μm，吞吐量可达到每小时18,000个单元（UPH）38，具有更高精度的型号可提供<3 μm的放置精度，且速度超过2000 UPH（假设每次焊接1-2秒）34，用于热压焊接（TCB）39,40，而最高精度的芯片焊接工具能够对准到<0.3 μm，且在混合焊接中可达到2000 UPH的速度41。晶圆焊接工具通常提供比芯片焊接工具高一个数量级的对准精度，对于300 mm晶圆，工具提供<50 nm的精度42，并且在Cu-Cu接口上的后焊接精度可达到<150 nm，这在实验中得到了验证43。在研究阶段，公司们也在朝着面板级焊接工具发展，以便能够充分发挥如玻璃或有机物等基板在面板级制造的潜力44。对于电子学，结合集体D2W或面板级组装与3D架构中的混合焊接的方法，已证明可以在最终精度<2 μm的情况下实现，可能对最先进系统的持续指数级性能提升至关重要。然而，这些先进的翻转芯片封装技术在光子学中的应用，可能对未来的电子光子系统产生相等甚至更大的影响。
图3 集成光子学中光纤到芯片组装的对准技术。
在(a)中，展示了光纤到芯片或芯片到芯片的主动对准，以及所需的对准回路。
在(b)中，展示了仅使用机器视觉和对准特征的被动组装。
在(c)中，展示了标准单模光纤（SMF）在V形槽阵列中的示意图，并与标准单模硅光波导进行比较。
光子封装和组装的一个主要障碍是使用紫外线固化环氧树脂以串行方式对单模光纤（SMF）阵列与PIC进行主动对准和焊接，这不仅增加了成本，还限制了吞吐量。主动对准是将光纤阵列（或芯片）靠近另一个芯片的过程，通过光纤注入光线，并不断扫描光纤阵列的位置，直到通过连接使用回路的第二根光纤测量到最大输出功率，如图3a所示。一旦测量到最大输出功率，光纤阵列通常会使用紫外线固化环氧树脂固定在位置上，并且在固化过程中必须主动保持和操作光纤位置，因为在固化时环氧树脂会收缩或膨胀。主动对准技术目前是集成光子学中光纤到芯片或芯片到芯片连接的公认方法46。这与被动对准方法形成对比，被动对准是电子封装中高速拾取和放置芯片焊接工具普遍使用的方法，它仅依赖于定位对准特征（基准点）来确定组件的中心位置，如图3b所示，然后将该组件放置在给定的坐标上47。目前基于主动对准的封装方法在光子学中不仅成本高，而且在扩展光学输入/输出（I/O）或与PIC的连接数量方面存在严重限制。例如，工作在数据通信（1310 nm）或通信（1550 nm）波长附近的SMF阵列由于其125 μm的包层（如图3c所示），最小间距为127 μm，这意味着每毫米最多只能容纳8根光纤。更为挑战的是，如图3a所示，多个输入和输出端口需要使用对准回路——这些波导和光纤除了确保光纤连接能够完成之外没有其他用途。除了光纤连接过程，另一个光子封装挑战是将来自不同材料的器件集成到单一封装或单一芯片上。如图4所示，已开发了四种主要技术来解决这一问题：混合集成48、微转印打印（μ-TP）49、异质集成50,51和单片集成52。这四种策略各有权衡，并在集成程度和成熟度方面有所不同。例如，混合集成（如图4a所示）将芯片分别在优化的晶圆厂工艺流程中制造，然后通过拾取和放置芯片到子装置上进行连接。μ-TP工艺（如图4b所示，仍处于概念验证阶段）与混合集成相似，不同之处在于拾取和放置操作发生在设备级，使用专用的塑料印章。因此，设备最终通过仅几个拾取和放置步骤转移到整个目标晶圆上。提供更高集成度的工艺包括晶圆焊接（异质集成，如图4c所示）或外延生长（单片集成，如图4d所示），或将两者结合53，先引入新材料，然后执行标准光刻图案化。虽然这些技术提供了更高的集成度，但在SiPh与非原生组件的共加工方面存在困难，同时也影响了对非原生组件进行良品芯片（KGD）测试或检查的能力。在(a)中，展示了来自几个示例材料平台的PIC的混合焊接。这些来自不同材料平台的器件也可以使用其他拾取和放置方法进行集成，如图(b)中的μ-TP所示。器件还可以在前端工艺（FEOL）中通过晶圆焊接（即异质集成，如图(c)所示）或外延生长（即单片集成，如图(d)所示）进行集成。为了应对光纤连接和材料集成的挑战，借鉴微电子封装中的解决方案非常有帮助，其中根据所需连接的数量，通过线焊接或翻转芯片连接实现了成本有效的I/O扩展。因此，开发光学等效的线焊接、翻转芯片连接和电气通孔已经成为一个重要的研究领域，目标是改善光子封装中的成本、尺寸、重量和功率（C-SWaP）。由于这一研究领域目前处于起步阶段，这些光学等效技术在材料、工艺和性能指标方面尚未建立标准。为此，编制一个可用光学器件的数据库以提供高效的芯片间连接是非常有益的。“芯片间”一词指的是将PIC（也称为芯片或晶片）上的单模波导、介质层或电路板与另一个晶片、介质层或电路板上的单模波导进行耦合。类似地，“芯片内”指的是在同一芯片的不同层之间进行连接，旨在通过芯片体积进行芯片内耦合的设计被称为光子通孔。一般来说，芯片间光学耦合比芯片内耦合面临更大的挑战，例如需要在>1 μm的距离上进行耦合，而不依赖于高分辨率的芯片间对准工具，以及与光线出平面传输相关的困难。然而，自动化拾取和放置芯片焊接工具分辨率的持续进展已经通过商用设备展示了亚微米的放置精度和高速。其他焊接方法也在不断发展，包括晶圆级工艺，如集体芯片到晶圆的混合焊接56或厚组件的微转印打印49,57。用于制造芯片上3D微光学组件的新型加工技术，如灰度光刻（GSL）58–62、双光子聚合（TPP）光刻23和通过束流曝光控制表面折射率（SCRIBE）63,64，已打开了之前未曾考虑的集成可能性。因此，随着对光学I/O密度>8连接/mm和C-SWaP扩展的需求不断增加，以适应日益复杂的集成光子系统，芯片间光学耦合器已成为未来PIC应用（从可见光到中红外（mid-IR））的关键推动力。这些芯片间连接的设计理想情况下应符合表1中列出的要求，以便在实际应用中具有实用性，并提供比光纤到芯片封装更好的性能。这些性能指标将作为芯片间耦合器的比较基础，并为未来的比较提供起点。接下来的章节将讨论不同类型的芯片间光学耦合器及其工作原理。文献中提出的芯片间光学耦合设计可以分为六种不同类型：边缘耦合、光栅耦合、自由形式耦合、渐逝波耦合、悬臂耦合和光学线焊接。展示这些六种类型的一般操作的示意图可以在图5中找到。此外，图6显示了每种耦合类型的各项性能指标值，如“引言”中所定义。图6中显示的每个性能指标的值是对表2-8中每个数据点的平均值。对于吞吐量和晶圆厂兼容性指标，每种耦合类型都基于所使用的制造、封装和组装工艺（例如，标准的193/248 nm深紫外（DUV）光刻与定制的双光子聚合）以及所需材料进行了定性评估。图6中的图表可以作为以下章节的指导，展示不同耦合类型之间的比较，以及哪种类型最适合不同的应用。接下来的章节将描述每种耦合类型的工作原理，提供一些典型设计和结果的例子，并呈现定量比较每个所评审耦合器的表格。光学耦合的基础
高效耦合的精确理论最终取决于耦合设计；然而，一些常见的关系可以传达相关的趋势。为了实现高效且对准宽容的耦合，入射模式和传输模式必须在尺寸和形状上匹配良好，同时反射和不对准应保持在最低限度。这些因素的影响可以通过以下两个重叠模式之间耦合效率（η）的方程来展示65：
其中，β1、E1(r, ϕ) 和 β2、E2(r, ϕ) 分别是入射模式和透射模式的传播常数（β = neffk0，k0 = 2π/λ）和电场分布。图7a示意图展示了入射和透射波导的情况，波导的折射率分别为 n1 和 n2。虽然即使是对于相对简单的情况，获得此方程的解析解也是具有挑战性的，但通过假设入射和透射模式大致是高斯型的（E(r) = E0 exp(-r²/w²)，其中w是光束腰），我们可以数值求解积分来获取一些见解。结果如图7b所示，展示了模式尺寸不匹配（w1/w2）和反射（即有效折射率不匹配neff,1/neff,2）如何降低耦合效率，其中尺寸不匹配起着更重要的作用。类似地，图7c突出了模式不对准如何影响耦合效率，同时展示了不同制造工艺（如晶圆键合、高精度拾放工具和超快拾放工具）中常遇到的典型不对准尺度。请注意，光刻中的叠加不对准没有绘制，因为该误差通常小于临界尺寸的三分之一（例如，对于90 nm节点工艺小于30 nm）【66】。因此，可以假设误差小于50 nm。值得注意的是，均匀增加入射模式和透射模式的模式场直径（MFD）可以增加对准容忍度。如图所示，增加MFD可以通过切换到允许低折射率对比（Δn）材料平台来实现，例如在玻璃上的离子交换（IOX）波导或聚合物核心/包层，这有助于增加渐变场的尺寸。然而，从高Δn材料平台（如SiPh或InP）切换的缺点是需要更大的波导间距（以适应更大的MFD），并且需要更大的弯曲半径，以保持芯片上低损耗的光路——这两者都显著影响了电路的连接密度。这种权衡——在芯片组装中通过增加MFD来提高对准容忍度，同时又要求更小的MFD来提高连接和器件密度——是光子封装中最关键的问题之一。在接下来的部分中，将在各自的小节中介绍与每种耦合类型相关的更多关键关系，并提出必须在某一程度上存在模式重叠，以适应每种耦合类型的需求。
WDM：波分复用
TM：横向磁场模式
TE：横向电场模式
注：损耗（½dB） = −10log(η)，其中η为耦合效率。
图5 一般的互芯耦合架构。每个图像展示了两个单独制造的芯片上SOI波导（红色所示）之间耦合的示例场景，图中包括：
(a) 光栅到光栅耦合，
(b) 边缘耦合，
(c) 渐变耦合，
(d) 悬臂耦合，
(e) 自由形状耦合，
(f) 光学线焊接。
蓝色箭头表示光传播的方向，涵盖耦合前、耦合中和耦合后的情况。图中的任何粉色结构表示与波导材料成分不同的组件。
边缘耦合器
边缘或对接耦合涉及将耦合元件沿着传播方向对准在不同的芯片上，使得光线在垂直方向上不会发生平面变化。与光纤到芯片的情况类似，耦合器通常位于光子集成电路（PIC）的边缘，并需要如深反应离子刻蚀（DRIE）或切割和抛光等工艺，以创建高质量的光学面【67】。此外，对于互芯耦合，通常需要单独的工艺来在下层芯片中刻蚀一个沟槽，以便正确地将耦合器对准垂直方向。反向工艺也可以使用——在下层芯片上选择性沉积一个台阶结构也可以实现相同的目标。在这两种情况下，当对准良好时，关键在于最小化芯片接口的反射，并使芯片之间的模式大小和形状匹配，从而实现低耦合损耗。
在光纤到芯片耦合的背景下，已经采用了多种策略来实现低耦合损耗，包括具有线性和非线性轮廓的锥形结构、多尖（叉形）锥形、层叠氮化硅（SiN）辅助结构、级联多级锥形、3D锥形、悬浮锥形和亚波长光栅【68–74】。类似的技术也已应用于互芯耦合，其中反向锥形、多模干涉仪（MMI）和渐变折射率（GRIN）透镜是最有前景的。
反向和标准锥形耦合器
反向锥形设计在芯片之间的波导接口处减小波导宽度，从而扩展模式场直径（MFD），实现较低的耦合损耗和更宽的对准容忍度。在参考文献【75】中，一个InP激光二极管通过使用被动对准、±0.3 μm的精度被拾放到SiPh芯片（图8a, b中标记为SiPho），使用InP到SiN的反向锥形结构时，插入损耗为1.5 dB。参考文献【9,76】中的类似混合集成示例展示了将InP光子集成电路（PIC）拾放到Si芯片上，并通过焊料自对准与3D机械停止点进行被动组装，如图8c所示，从而将有效的横向对准容忍度扩展至±25 μm。
实验中比较了非线性反向锥形和超材料锥形，分别展示了反向锥形和超材料锥形的芯片到芯片损耗低至0.25 dB和0.9 dB【76】。耦合器仿真【76】显示，1 dB的垂直不对准容忍度仅为±0.5 μm，而测量的焊料自对准数据表明，芯片与互连器之间±0.5 μm的偏差可能会导致零自对准发生【77】。其他反向锥形设计使用可调折射率的硅氧氮化物（SiON）锥形包层，以有效地实现从InP半导体光学放大器（SOA）到硅基绝缘体（SOI）芯片的模式转换【78】。多尖反向锥形还被用来将InP芯片与SOI光子集成电路（PIC）连接【79】。
图6 不同类型的波导到波导耦合方案在几个性能指标上的比较。每个耦合类别绘制的实线表示每个性能指标的平均值。此数据是根据本研究表2-8中报告的数值编制的，吞吐量和晶圆厂兼容性除外。具体来说，以下参考文献用于每个耦合类别：
边缘耦合：75, 76, 78, 79, 81–83, 88, 89, 91, 163, 322
光栅耦合：100–102, 124, 126–128, 323–332
自由形式耦合：58, 59, 130, 131, 133, 136, 140, 207, 220, 221, 333–339
渐逝波耦合：9, 50, 56, 153–156, 162, 163, 244, 249, 253, 289, 340–363
悬臂耦合：164–166
光学线焊接：64, 163, 175–185, 193, 364
标准锥形芯片间边缘耦合器也已用于中红外波长的芯片到芯片连接80–83。例如，两个芯片通过相互啮合的铜突起物进行机械对准，并通过水平施加力来减小芯片间的间隙。为了减少硅上锗（GOS）波导之间的折射率不匹配，在接口处施加了三硫化砷玻璃（在λ = 8.4 μm时n = 2.4）80, 82。实验中在1.4 μm芯片间间距和8.4 μm波长下演示了4.1 dB的耦合损耗81。利用角度波导的耦合器在集成III-V族有源器件时也很常见，以最小化背向反射进入增益区。这种设计在图8d中展示，用于2 μm波长的翻转芯片混合铟锑（GaSb）-硅光子（SOI）激光器，模拟损耗为1.8 dB，估算实验损耗为5 dB48。锥形点大小转换器（即标准锥形器）也可以与角度波导结合以提高耦合效率，例如在参考文献84中，实验中对齐的GaSb基SOA示范了2.7 dB插入损耗到SiPh芯片上，形成一个混合激光器，波长范围为1955至1992 nm。对于相同设计和类似波长范围（接近1.9 μm）的模拟损耗已经降低到1.46 dB85。芯片间边缘耦合技术还被用于翻转芯片混合集成量子级联激光器（QCLs）与GOS波导，应用于5.7-5.9 μm波长范围86，以及GaSb基增益元件的μ-TP技术，用于将其集成到SiPh芯片上，适用于接近2 μm波长的应用87。
多模干涉耦合器（MMI），传统上用作芯片内的分配器或组合器，也可以用于在同一芯片的两个不同层之间或两个独立芯片之间进行垂直耦合。到目前为止，这种耦合器仅用于芯片内耦合，已包括H形MMI88、标准MMI89–93和边缘组装块MMI94。使用MMI的优点在于其固有的制造简便性，同时允许垂直集成，但代价是长度敏感性（由于依赖于模式共振以实现高效耦合）和纵向占地面积。例如，在参考文献91、93和88中，MMI耦合器的总长度分别为3223 μm、486 μm和241 μm。通过使用MMI，波导层之间的垂直距离可能相当大，在大于20 μm的间隔下耦合损耗仅为2.4 dB（如果改善光刻对准，模拟结果表明损耗可以减少到接近1 dB）93。图8e展示了一个MMI设计及其在3D光子封装中的应用92。加粗的数值表示仅报告了模拟结果。
BW：带宽，/：未报告
a：芯片内耦合
b：基于报告的模拟数据进行估算
c：MMI核心到波导的偏移加粗的数值表示仅报告了模拟结果。
BW：带宽，/：未报告
a：基于报告的MFD进行估算
b：芯片内耦合
集成的GRIN透镜也被提出用于高效的芯片间耦合。此前，SiON（也称为SixOyNz）GRIN边缘耦合器已在实验中展示，在1520至1640 nm波长范围内，通过标准的晶圆厂工艺实现了光纤到芯片的耦合损耗<0.5 dB95。此设计的扩展使得芯片间连接成为可能，模拟结果显示，1 dB带宽大于360 nm，总损耗<0.5 dB。所提出的GRIN芯片间耦合器如图8f、g所示，其中GRIN透镜在不同的芯片上制造并进行翻转芯片焊接。此外，芯片间GRIN耦合器不要求耦合发生在边缘面，这允许实现2D阵列的芯片间连接，并且能够适应>10 μm的芯片间间隙，并具有宽广的填充材料折射率容忍度。GRIN耦合器还可以与渐逝波耦合器配对，以提供一个通用接口，支持跨材料平台的异质集成和光纤到芯片耦合。这些优势的代价是增加了制造复杂性，尤其是在晶圆上的薄膜应力管理方面。总的来说，使用边缘耦合器进行芯片间连接具有许多优点。边缘耦合器可以在宽波长窗口内实现<1 dB的损耗，并且具有极好的偏振独立性，且晶圆厂将低损耗边缘耦合器作为标准工艺设计套件（PDK）组件96。然而，它们在传播方向上占用较大的面积，因为绝热锥形器或MMI的延伸可以超过1 mm9,76,78,88,91，并且由于基板泄漏的潜力，导致对准容忍度较低。这要求它们必须位于边缘并具有高质量的面，这也使得它们无法用于2D阵列，从而限制了它们的I/O密度。光栅耦合器使用周期性的蚀刻，其周期大约与光波长相当，通过将传播方向改变接近90°来实现耦合。光栅耦合器的参数，如光栅周期（Λ）和偏转角度（θ），都通过布拉格条件与波长（λ）直接相关97：其中，neff是波导模式的有效折射率，nout是输出介质的折射率。在光纤到芯片的耦合过程中，模式通常还会经历光束大小转换，以匹配波导模式的大小，这通过绝热锥形器实现。对于芯片间耦合器，光栅耦合器位于每个芯片上，使得光线进入下层芯片的光栅，在一定角度上向上衍射到上层芯片，并在入射到另一个光栅时平面耦合。通过改变光的传播方向，减少了芯片间间隙大小及其材料（即折射率）的影响。启用较大的垂直芯片间间隙尺寸对于多个原因非常重要：（1）它允许使用标准的铜μ柱焊点或类似变种进行简单的电气集成，（2）它允许较厚的BEOL包层（>4–5 μm），对耦合效率的影响最小，（3）它提高了电气互连（或其他粘合层）以及BEOL厚度的制造公差，超过预期的±10%。光栅耦合器已经在光纤到芯片封装中得到了广泛研究98,99，具有晶圆厂兼容性，并在PDK中普遍存在96，同时还支持晶圆级测试，这些因素共同使得光栅耦合器成为一个有吸引力的芯片间耦合解决方案。加粗的数值表示仅报告了模拟结果。参考文献中的耦合器被包括在内，因为该研究的图2b中的概念是用于芯片到板级耦合。此外，参考文献中的纵向58,139,141占地面积报告了包含Si、SiN和Si锥形器中的反向锥形长度。
BW：带宽，L：横向，V：纵向，∠：角度，/：未报告
a：基于单个镜子和μ-透镜到SMF效率的估算
b：镜子角度的角度依赖性
表5 SiPh芯片间渐逝波耦合器的汇总（按出版日期的时间顺序排列）加粗的数值表示仅报告了模拟结果。
BW：带宽，/：未报告
a：芯片内耦合
已制造出多个芯片间光栅耦合器原型，突出了这些优势。使用了铜μ柱100和铟凸点自对准技术101，以实现芯片间光栅耦合器在不同晶片上的<1 μm横向对准。在参考文献100中，两个晶片之间的间隙为20 μm，并填充了空气——展示了较高的垂直和折射率容忍度。在图9a、b中，展示了铟凸点原型的截面示意图和完全封装的系统101。表3中呈现了芯片间光栅耦合器的总结。所展示的数据还说明了光栅耦合器的一些挑战，包括典型的耦合损耗超过3 dB，通常由于完全蚀刻的光栅导致的基板泄漏而加重。此外，它们还存在较高的波长灵敏度，1 dB带宽小于±40 nm（大多数小于10 nm）。表6 III-V芯片内和芯片间渐逝波耦合器的汇总（按出版日期的时间顺序排列）加粗的数值表示仅报告了模拟结果。
BW：带宽，/：未报告
a：芯片内耦合
表7 芯片间悬臂耦合器的汇总（按出版日期的时间顺序排列）表中报告的所有数值均为实验结果。
BW：带宽，/：未报告
a：测量SOA增益的波长范围，因为使用了宽带光源。
为了改善芯片间光栅耦合器，有多种策略可供选择。如参考文献102所述，光纤到芯片的封装设计使用了L形103–108、交错排列109–111、多层112–114、叠加115–117和倾斜蚀刻118,119策略，以最小化浪费的向下衍射光。使用底面镜120,121、分布式布拉格反射器122或底面多层反射器123也显示出较低的耦合损耗、有限的基板泄漏以及更宽的光纤到芯片耦合器带宽。光栅的加窗化，或沿传播方向改变周期，也有助于减少背向散射并调整模式场直径（MFD）和散射角度102。使用优化的L形几何结构与加窗化，如图9c所示，已显示出在1550 nm附近芯片间耦合的结果为0.94 dB，1 dB带宽为21 nm，如图9d所示102。通过使用高折射率导引通道，这种波长依赖性可以得到改善，模拟结果显示其在1550 nm附近的1 dB带宽宽达±100 nm124,125。增加底面镜子，如图9e所示，也显示出在芯片内耦合中的性能改进126,127，并对芯片间耦合进行了类似的模拟改进128。尽管高折射率导引通道或底面镜子通常不被推荐使用，但能够以晶圆厂兼容的方式结合这些反射器的策略，将使光栅耦合器能够作为完整的芯片间封装解决方案，吸引更广泛的应用。
自由形式耦合器
自由形式耦合描述了使用微透镜和镜子将光从输入波导反射出平面，然后反射和/或聚焦光束到另一个芯片上的输出波导。历史上，45°镜子的半并行制造技术已被使用，包括激光烧蚀129和带有专用刀片的切割130，之后进行金属沉积以提高反射。例如，图10a和b中展示了一个45°全内反射（TIR）镜子，在一个连接器波导中的中介聚合物波导中通过飞秒激光烧蚀形成，反射的光耦合到芯片级SiPh光栅耦合器131。通过反应离子刻蚀（RIE）或聚合物回流，在45°镜子上方增加一个微透镜可以扩展对准容忍度，这对于连接器到电路板的连接尤为重要，因为球栅阵列焊料凸点的直径可以超过100 μm132。使用其他工艺制造的45° TIR镜子的自由形式耦合器设计，如角度聚焦离子束（FIB）也已经得到验证，如图10c所示133。尽管FIB刻蚀通常是串行过程，但它可以扩展到基于硬掩模的并行反应离子刻蚀（RIE）过程，用于创建垂直耦合器的角度面134,135。另一种方法是使用自组装DNA金字塔作为微镜用于平面外耦合，如图10d和e所示136。通过操控晶体结构的晶格结构及其与基板接口的平面，可以控制反射面的角度136。通过使用金属（如银（Ag））涂覆自组装结构，可以进一步提高其反射率136。
表8 光学线焊接或类似分类技术的汇总
吞吐量是通过每个连接的总写入时间计算的。如果没有报告总写入时间，则使用制造写入速度、曝光次数和连接长度来计算总写入时间。
BW：带宽，/：未报告
a：仅渐逝波耦合器
b：仅镜子耦合器
c：基于SiN到ULI测得的耦合损耗进行估算
图7显示了关键参数对高斯入射模式和传输模式耦合效率的影响。
在（a）中，展示了入射波导（n1, β1, w1）和传输波导（n2, β2, w2）之间的模式重叠概念，其中两种模式之间存在一些对准误差。
在（b）中，突出显示了模式大小不匹配和反射的影响，而在（c）中，展示了对准误差和模式场直径大小的影响。图8 展示了利用边缘耦合的波导到波导耦合器的示例。
在（a）和（b）中，分别展示了SiN波导到InP DFB激光器的反向锥形边缘耦合器的示意图和实验图像，该耦合器通过拾取和放置工具被被动组装（经许可转载自参考文献75 ©2023 IEEE）。
在（c）中，展示了InP到SOI耦合的侧视图，其中红色矩形表示InP芯片，灰色蚀刻形状表示SOI芯片。InP和SOI上的黑线表示在两表面上的波导耦合。底部展示了侧视图的实验显微镜图像，演示了使用机械停止器进行的亚微米级3D对准（经许可转载自参考文献372 ©2018 T. Barwicz等，版权所有Elsevier，并按CC BY-NC-ND 4.0许可）。
在（d）中，展示了基于翻转芯片GaSb放大器和SOI波导的混合DBR激光器48（©2022 N. Zia等，按CC BY 4.0许可）。
在（e）中，展示了使用MMI器件进行的聚合物波导层之间的耦合92（©2024 M. Weigel等，按CC BY 4.0许可）。
在（f，g）中，展示了使用集成GRIN透镜进行的SOI到SOI或SiNx到SiNx翻转芯片耦合322（©2025 D. Weninger等，按CC BY 4.0许可）。
随着包括TPP23、GSL、纳米压印光刻（NIL）137和热扫描探针光刻138等多种3D纳米级光刻方法的出现，使用曲面微镜和透镜进行芯片间耦合已成为一种可行的设计策略。图10f和g展示了一个使用TPP打印反射器的芯片间耦合器139。通常，使用自由形式耦合器在RIE沟槽中制造镜子，以将反射器与波导中的光学模式居中。在参考文献140中进行的模拟表明，对于具有1.543（包层）折射率的聚合物波导之间的耦合，芯片间耦合损耗<0.25 dB。参考文献139中的类似模拟显示了SiN波导之间的<0.49 dB耦合损耗。通过使用曲面反射器同时反射和准直，耦合损耗相比于45°镜子可以显著改善，因为波前失真被减少140。这些基于TPP的曲面反射器已在光纤到芯片封装中进行实验验证，如图10h所示，耦合到一个0.220 × 1.5 μm的SiN波导，其包层厚度为4.9 μm139，以及一个0.220 × 0.480 μm宽的SOI波导，包层厚度为5.26 μm141。它们还在没有翻转芯片连接的情况下，针对InP芯片到SOI芯片封装进行了实验验证，耦合损耗<2.5 dB，如图10i所示142。类似的芯片间耦合器，如图10j所示，使用GSL和NIL进行了制造58–62。在这种情况下，GSL用于在嵌入的SOI-PIC上定义微镜，而NIL在有机基板上的聚合物RDL中创建了45°反射器。图9 芯片间光栅耦合器的示例。
a, b：使用In bump自对准的光栅到光栅耦合器（经许可转载自参考文献101 ©美国光学学会）。
c, d：用于拓扑单向共振的L形光栅与芯片间波长响应102（©2024 H. Wang等，按CC BY 4.0许可）。
在（e）中，展示了使用上下反射器的SOI到Si3N4芯片内光栅耦合器（经许可转载自参考文献126 ©美国光学学会）。采用反射镜和透镜的一个重要优势在于它们对波长和偏振的敏感性较低。这一点可以从表 4 中的 1 dB 带宽和插入损耗两列看出，其带宽大于 ±200 nm，并且可在可见光波段（805 nm）以及数据通信/电信波段（1310/1550 nm）工作。自由形态耦合器还具有小于 50 μm 的纵向尺寸，尽管在实际应用中这一尺寸往往更大，因为需要在 Si 或 SiNx 波导中引入绝热锥形结构以增大模式场直径（MFD）。另一个优势是垂直对准容差可扩展至大于 35 μm，从而便于与电互连集成。通过增大反射镜尺寸、进而增大准直光束的 MFD，横向对准容差同样可以提高。当然，增大反射镜直径会限制横向通道密度，这在需要连接密度大于 50 个耦合器/mm 的应用中是一种需要权衡的因素。尽管这类微光学元件的热稳定性需要仔细考量，因为它们通常由玻璃化转变温度较低的聚合物制成，但仍可选用能够承受最高 250 °C 回流焊温度的树脂材料。使用 TPP 或 GSL 的自由形态耦合器的主要缺点是其串行制造过程。使用 TPP 或 GSL 打印时，需要一个接一个地写入每个区域，目前的写入时间通常在几个小时内才能写入数十个耦合器。尽管使用带有计算机生成位图数据的铬掩模可以进行并行灰度曝光，但光刻胶的显影速率必须与曝光剂量成线性比例，这限制了光刻胶的选择，只能使用专用的正性光刻胶。对于 TPP，写入时间可以通过采用壳层和支架写入、基于投影的光片曝光以及多束光并行写入等技术提高超过 3 个数量级。虽然这些技术的前景非常有希望，但可能需要其他并行工艺，例如使用 TPP 母模进行纳米压印或热压印，以便在涉及超过 103 个光学连接的高容量封装中进行规模化生产。
耦合器的衰减耦合
衰减耦合器通过将波导靠得很近，并使模式分布的衰减尾部相互作用，从而在波导之间传递光功率。一个常见的方向性耦合器例子是两个并排平行的波导，这是一个被广泛理解的示例。根据 Saleh 和 Teich 的研究，如果每个通道之间的相位失配为零，并且耦合器的长度设置为预测能发生 100% 功率传输的特定距离，那么 100% 的功率传输是可能的。修改这种设计可以通过使用反向锥形（类似于边缘耦合器）来最小化传输长度和波导之间的可允许错位。例如，通过使用分段锥形可以改进单一的线性反向锥形。分段设计将锥形分为多个线性部分，其中只有在上下锥形的模式有效折射率匹配良好的部分，才会发生绝热传输。非线性锥形通过连续的轮廓达到类似的效果，但由于所需的光刻精度，制造过程可能更加复杂。分段锥形已被用于不同材料界面之间的芯片间耦合，例如 SOI 到 SiNx-on-glass、SOI 到 IOX 波导-on-glass，以及 SOI 到柔性聚合物带。结果显示，耦合损耗小于 0.5 dB，且对准容差大于 ±1.5 μm。
图 10 自由形态波导到波导的耦合器示例。图 (a, b) 中，聚合物波导中的 45° 全反射镜用于与芯片上的 SOI 光栅耦合（转载自参考文献 131，版权所有 AIP 出版社）。图 (c) 中，InP 中的全反射镜与 SOI 光栅的组合用于在拾取并放置的 InP 芯片之间耦合光（转载自参考文献 335，版权所有光学学会）。图 (d, e) 中，DNA 自组装的金字塔（转载自参考文献 136，版权所有 2023 年美国化学学会）。在 (d) 中，示意图展示了 DNA 如何形成具有棱角的结构，可作为平面外反射器。图 (e) 中，扫描电镜图像显示了自组装过程中如何控制棱角角度。在 (f, g) 中，展示了使用 TPP 制造的微型反射器的翻转芯片耦合器的示意图和仿真数据（版权所有 2023 年 S. Yu 等人，许可采用 CC BY-NC-ND 4.0）。图 (h) 中，展示了用于光纤与光子集成电路（PIC）耦合的反射器的实验图像（转载自参考文献 141，版权所有 2024 年中国激光出版社）。图 (i) 中，扫描电镜图像展示了一个 TPP 制造的微型反射器，它连接了两个未翻转的、并排放置的独立芯片（版权所有 2024 年 H. Huang，许可采用 CC BY 4.0）。图 (j) 中，展示了使用灰度和纳米压印（NIL）制造的耦合器的侧视图（版权所有 2022 年 Nakamura 等人，许可采用 CC BY 4.0）。其他设计依赖于角度锥形，其中一个芯片上的锥形故意旋转，而另一个芯片上的锥形保持直线。当带有角度锥形的芯片相对于直波导发生平移错位时，角度锥形仍然保持与相同角度的重叠，从而不影响耦合效率。与表 5 中的其他耦合器相比，角度锥形通过至少扩展 2.5 倍的平移对准容差，尽管在角度为 4.4° 且锥形长度为 200 μm 时，间距被限制为 15.3 μm。不同衰减耦合设计的总结可以在表 5 中找到，其中部分设计展示在图 11a–i 中。除了锥形设计外，使用的材料系统在确定占地面积、对包层折射率的敏感性和最小间距方面也起着重要作用。例如，在高折射率对比度（HIC）系统中，如 SOI，要求采用具有 500 μm 长绝热区的分段锥形，以实现大约 3 μm 的对准容差。在低折射率对比度（LIC）系统中，如 IOX-on-glass，分段锥形需要 1.5–2 mm 的绝热区才能达到相同的对准容差。同样，在折射率差 Δn < 0.006 的 LIC 系统中，粘合剂折射率的 1 dB 容差为 ±0.005，而在 Δn ≈ 0.5–2 的 HIC 系统中，这个容差增加了 15 倍。这种敏感性同样适用于热容差——在 LIC 系统中，如果包层、基板或粘合剂折射率因较高的工作温度变化而改变 ±0.003，可能会导致 1 dB 的额外损耗惩罚。LIC 系统还将最小间距限制为大于 20 μm，而 HIC 系统则可以进一步缩小至小于 10 μm。即使是对于 SiNx 或 SOI 波导的保守间距 10 μm，也能实现 100 个耦合器/mm 的通道密度，而光纤与芯片封装时则为 8 个耦合器/mm。
图 11 波导到波导的衰减耦合器示例。图 (a, b) 中，SiN 在熔融石英上的 SOI 光子集成电路（PIC）（转载自参考文献 152，版权所有 Optica 出版集团）。在 (a) 中，耦合器的透视图，红色表示 SOI 光子集成电路上的双锥形，蓝色表示石英互连板上的 SiN 双锥形。在 (b) 中，显示了一个完整封装的芯片的侧视图，展示了 Cu 微柱焊点的电子光子集成，以及使用填充环氧树脂确保机械稳定性和折射率匹配的方式。图 (c) 中，展示了一个 IOX 波导到 SOI 波导的衰减耦合器横截面，沿传播方向（转载自参考文献 154，版权所有 2020 年 IEEE）。图 (d, e) 中，聚合物波导到板上的 SOI 光子集成电路。在 (d) 中，耦合器的透视图，红色表示 SOI 光子集成电路上的多段锥形，蓝色表示板上的聚合物层压（转载自参考文献 373，版权所有 2016 年 IEEE）。在 (e) 中，显示了衰减耦合器系统的横截面以及相关参数（转载自参考文献 374，版权所有 2017 年 IEEE）。图 (f, g) 中，展示了 SiN 到 SiN 的耦合，采用翻转芯片 Au–Au 热压焊接，包括在互连板上开设的氧化物包层开口，以减少锥形之间的垂直间隙（转载自参考文献 253，版权所有 Optica 出版集团）。图 (h) 中，展示了一个由微机电系统（MEMS）设备驱动的 SOI 到 Si 的衰减耦合器，以及该耦合器如何作为开关用于不同层或芯片的应用（转载自参考文献 345，版权所有光学学会）。图 (i) 中，展示了一个衰减耦合器的横截面图，用于将 SOI 波导连接到铌酸锂（LiNbO3）波导，以实现调制器集成（版权所有 2019 年 M. He 等人，转载自 SNCSC）。
尽管如此，LIC 系统仍然在与单模光纤（SMF）阵列的低损耗接口中具有优势，提供低传播损耗的光学重分配以及制造成熟度。例如，在参考文献 154 中，IOX-on-glass 平台展示了平均 0.68 dB 的插入损耗和 0.1 dB/cm 的传播损耗，而在参考文献 155 中，柔性聚合物波导在 1310 nm（850 nm）下的插入损耗分别为 0.3 dB（2.2 dB），在 1310 nm（850 nm）下的传播损耗分别为 0.4 dB/cm（0.05 dB/cm）。由于这些结构还使用与工厂兼容的材料（包括与回流兼容的硅氧烷基聚合物层压材料）制造和测试过，并且可以在面板级别进行制造，因此它们非常适合在封装级别进行光学光扇出后，在电路板级别进行光学连接和重分配——这是未来 3D 光子封装技术需要解决的一个困难挑战。此外，衰减耦合器也已用于 III-V 到 III-V 或 III-V 到 Si 光子集成电路（Si-PIC）的连接，以集成半导体光放大器（SOA）、激光器或调制器。在这一领域已有坚实的文献基础，描述了典型的制备流程，通常包括：通过二乙烯基硅氧烷-双-苯并环丁烯（DVS-BCB）将 III-V 晶圆键合到已图形化的 Si 上，随后进行 III-V 图形化；或采用 DVS-BCB 键合对预先图形化的器件进行微转移印刷。表 6 对比了多种采用晶圆键合或微转移印刷器件的衰减耦合器设计，其中许多在几何结构上与 Si 衰减耦合器相似。垂直对准容差通常未被报道，不过 DVS-BCB 层厚度一般小于 100 nm。在 III-V 器件中更常见的设计是多级耦合器，它通过多个堆叠层实现信号传输；当两种波导之间的折射率差较大或需要跨越较大的垂直间隙时，这种技术尤为有用。例如，在参考文献 162 中，设计了一种三级耦合器，用于连接 InP 波导与 Si3N4 波导，两者的折射率差约为 1.3–1.5。参考文献 163 也使用了多级衰减耦合器，在输入 Si3N4 中介层波导与 SOI 芯片波导之间耦合光，并在输入层与输出层之间引入一层 Si3N4 波导。这样的多级设计还可用于克服较厚的 BEOL（后端金属互连层）堆叠：可在 BEOL 中部放置锥形结构作为中间层。
图 12 利用悬臂耦合器的波导到波导耦合器示例。图 (a–c) 参考文献 164（转载自参考文献 164，版权所有光学学会）。在 (a) 中，展示了悬臂耦合器的示意图。在 (b) 中，展示了封装系统的侧视图，显示了顶部和底部芯片上的悬臂以及测量设备。在 (c) 中，展示了悬臂耦合器的波长依赖性，分别针对 TE 和 TM 模式。图 (d–f) 参考文献 168（转载自参考文献 168，版权所有光学学会）。在 (d) 中，横截面视图展示了不同悬臂锥形长度的离子注入悬臂耦合器的材料系统（VCW(40) 表示具有 40 μm 长悬臂的垂直弯曲波导）。在 (e) 中，展示了使用离子注入法制造的悬臂耦合器的透视图。在 (f) 中，数据展示了不同极化和悬臂锥形长度下，悬臂到透镜光纤的耦合损耗（将这些值翻倍可以粗略估算波导到波导的耦合损耗）。在 (g) 中，展示了用于硅光子芯片层级、自动探测 InP 器件的 SiON 悬臂边缘耦合器的示意图，在 (h) 中，展示了一个顶视实验图像，左侧为 SiON 探针，右侧为 InP 波导，经过被动组装后显示的情况（版权所有 2021 年 X. Leijtens 等人，许可采用 CC BY 4.0）。总之，正如表 5 和表 6 中的结果所示，衰减芯片间耦合器可以实现低于 0.5 dB 的超低耦合损耗，带宽大于 100 nm，横向通道密度大于 100 个耦合器/mm。在使用与工厂兼容的工艺时，可以实现这些优势，并且通过优化锥形设计，可以达到微米级的对准容差，从而能够使用自动化的拾取和放置组装。衰减耦合器还有一些剩余的挑战，未来的设计改进需要解决。首先，由于它们依赖于衰减尾部分布，通常具有偏振依赖性。此外，尽管可以通过锥形设计最小化纵向占地面积，但由于需要绝热性，这些耦合器通常仍具有大于 100 μm 的纵向占地面积。最后，虽然通过使用多级锥形设计可以有效增加垂直锥形间隙，但这些设计仍然需要在 BEOL 层中进行额外的波导制造，从而增加了制造复杂性。
悬臂耦合器通过在已释放或悬挂的波导薄膜和/或包层中引入拉伸应力，从而形成，最终导致波导沿垂直平面方向弯曲，以适应应力的积累。拉伸应力可以通过多种加工技术引入，如热处理、离子注入或沉积不同的薄膜来增加应力。当两个光子集成电路（PIC）芯片通过翻转芯片键合并对准弯曲的波导时，光可以像通过平面外 S 形弯曲传播一样传播。图 12a–c 显示了利用热处理方法制造的悬臂芯片间耦合器的示例，并附有相关实验数据。在这项研究中，通过图形化 SiOx 包层并释放 Si 波导，然后在 770°C 退火，创建了 SOI 悬臂，并实现了 90° 的弯曲。应力积累的发生是因为化学计量关系——在高温下，非化学计量的包层释放杂质并致密化，导致与 1 μm 埋藏氧化物（BOX）层相比，氧化物包层中的应力增加。图 12c 中的光学传输数据表明，带宽超过 1 dB，范围为 1500 到 1560 nm。尽管垂直和横向容差分别只有 ±0.5 μm 和 1.25 μm，但可以通过使用折射率接近 SiO2 的填充胶来扩大这些容差。同样，可以通过沉积更厚的氧化物包层来增加应力积累，从而实施标准的 2–3 μm BOX。此外，尽管退火过程的高温数据表明，退火温度与包层厚度减小之间存在一个 200–400°C 的温度窗口，该窗口低于 BEOL 热约束，但仍足够高以形成弯曲角度小于 90° 的悬臂。这种小于 90° 的悬臂被建议作为改进衰减芯片间耦合器的后期键合垂直对准的方法，但仍需要进一步研究来验证其可行性。离子注入也被用于引入应力并创建悬臂耦合器，如图 12d–f 所示。该制造过程包括图形化、包层和释放 SOI 波导，然后进行垂直于悬臂表面的离子注入。在释放过程中，悬臂包层被去除，而芯片的其余部分保持保护——这是一个关键步骤，因为 Si 的离子注入会显著增加传播损耗（对于 2 × 10¹⁵ cm⁻² 的剂量，传播损耗为 40 dB/mm）。离子注入的悬臂波导还从波导处的 430 nm 锥形到尖端处的 190 nm，长度范围为 5–40 μm。锥形一旦弯曲，整个系统会用 2 μm 的等离子体增强化学气相沉积（PECVD）氧化物和与 SiO2 折射率匹配的光学环氧树脂进行包层处理。图 12d 和 e 显示了材料堆栈和制造的耦合器的横截面视图。在 1550 nm 波长下，5 μm 锥形长度的 TE 模式耦合从带透镜的单模光纤（SMF）实现了大约 3 dB 的最小光纤到芯片损耗（因此，芯片间损耗大约为 6 dB）。图 12f 显示了偏振、锥形长度和波长的影响数据。虽然其损耗显著高于热诱导的芯片间耦合器，但离子注入耦合器具有极其紧凑的占地面积，当弯曲时其长度小于 5 μm，且高度为 3 μm。
在悬挂结构表面沉积金属或介电层也是一种可以用于悬臂耦合器形成的方法。这个概念已经在悬挂的砷化镓（GaAs）波导中得到了展示，其中聚合物光斑转换器由于在悬挂 GaAs 上沉积的镍条导致的应力积累，弯曲成 90° 角。为了克服控制悬臂半径精度到 ±10 μm 的挑战，采用了自对准结构，其中钩形结构通过改变图形掩模来机械性地强制产生适当的弯曲角度。这种机械结构在低温下能够保持对准，因为在低温下，薄膜的应力会导致悬臂进一步弯曲。在表 7 中，可以找到这种悬臂耦合器与 1.5 μm 模式场直径（MFD）的单模光纤（SMF）耦合时的性能，并与其他设计进行比较。虽然测量的插入损耗较高，但测量依赖于从物镜聚焦的光，而不是直接光纤耦合，这可能导致较高的耦合损耗。弯曲的悬臂从芯片表面到尖端的垂直距离也约为 100 μm，这是一个相当大的垂直间隙。当在 10 K 下进行测量时，测得的插入损耗变化仅约为 2 dB，这表明这种设计在低温操作中的实用性。涉及热诱导应力、离子注入和金属诱导应力的原型表明，光纤到芯片的悬臂耦合器可以通过翻转芯片组装实现芯片间耦合。仅在一个芯片上释放波导的悬臂设计也已证明对高速光子测试新型探针的开发非常有用。如图 12g 和 h 所示，基于 LioniX TriPleX 平台的释放 SiN 波导被用于与晶圆级 InP 波导耦合，耦合密度为每毫米 40 个连接，并采用自对准刻蚀凹坑进行被动组装。这些悬臂的通量和稳健性值得注意，因为 32 个悬臂阵列能够在不到 3 秒的时间内从停靠位置自动对准，并且重复超过 2500 次而不发生故障。这些耦合器允许较大的芯片间间隙，同时使用并行制造工艺并实现低耦合损耗。此外，如果使用较大的区域释放悬臂阵列，则最小间距仅受悬臂模式场直径（MFD）的限制，从而允许超过 100 个耦合器/mm 的高横向通道密度。然而，这些耦合器也有狭窄的横向对准容差、在缺乏足够包层时的脆弱性，以及根据使用的设计可能需要高温 BEOL 工艺。为了应对这些挑战，仍需进一步研究。MEMS 设备等技术可能提供更高的弯曲半径控制或后期键合自对准，而 SiNx 等不同材料可能由于增加的 MFD 导致更宽的对准容差。这还可能包括开发新型的应力可控包层材料，以减少热要求，并限制离子注入剂量与光学传播损耗之间的隐含权衡。
图 13 利用光学线焊接的波导到波导耦合示例。图 (a, b) 光子线焊接（PWB） （转载自参考文献 178，版权所有光学学会）。在 (a) 中，展示了用于芯片到芯片耦合的 TPP 打印光子线焊接的机制。在 (b) 中，展示了一个 SEM 图像，显示了一个光子线焊接如何将 SOI 与 SOI 耦合。图 (c, d) 直接光学线焊接（DOWs） （转载自参考文献 179，版权所有 Optica 出版集团）。在 (c) 中，展示了使用微加工玻璃喷嘴打印 DOW 以进行芯片到芯片耦合的机制。在 (d) 中，展示了制造的 DOW 的显微镜图像。在 (e) 中，展示了 SmartPrint 技术的示意图，包括聚合物波导的梯度折射率轮廓，以及带有聚合物交叉锥形的 IOX 波导的横截面视图 （转载自参考文献 180，版权所有 2022 年 IEEE）。图 (f, g) 3D ULI 波导耦合器 （转载自参考文献 163，版权所有 2018 年 IEEE）。在 (f) 中，展示了 3D ULI 制造的示意图，以及使用绝热锥形的 SiN 到 ULI 波导耦合的端部放大视图。在 (g) 中，展示了在商业可用的鹰眼玻璃基板和 LPCVD 氧化物包层中制造的 ULI 波导的横截面视图，以及测量的光学模式剖面。在 (h) 中，展示了用于在介孔硅中形成自由立微光学器件的 SCRIBE 技术 （版权所有 2020 年 Ocier 等人，许可采用 CC BY 4.0）。在 (i) 中，展示了具有镜面端面的柔性聚对二甲苯波导的示意图，用于光学连接 （版权所有 Reddy 等人，许可采用 CC BY 4.0）。光学线焊接是一种用于低到中等容量的多功能连接器，是电气线焊接的光学等效物。这些连接器可以是使用 TPP（光学聚合物波导制造）、直接激光写入介孔介质、聚合物喷涂并在空气中干燥、紫外线直接写入光刻技术或基于柔性带的工艺制造的聚合物波导。第一个方法，TPP，产生的耦合器被称为光子线焊接（PWB），如图 13a、b 所示。芯片到芯片的耦合性能显示在 1530–1565 nm 范围内具有 1.6 ± 0.13 dB 的波长独立耦合损耗，而在 1280–1580 nm 的全光谱范围内，损耗为 2.5 ± 1.1 dB。PWB 的主要优势是，由于结构在 TPP 工艺中定义，且该工艺在两个芯片被键合后完成，因此波导之间的错位变得无关紧要。通过成功的 1 米跌落测试，还证明了其对机械振动和冲击的稳健性，进一步通过将 PWB 封装在刚性低折射率包层中，可以进一步提高其稳健性。第二种方法是使用一种在与空气接触时会干燥的聚合物，这种方法被称为直接光学线焊接（DOW）。在制造 DOW 时，将聚苯乙烯粉末溶解在二甲苯溶剂中，并通过玻璃喷嘴进行喷涂。喷嘴从表面撤回的速度和方向决定了线焊的大小和形状。当聚苯乙烯溶液被喷涂出来并且喷嘴向上拉动时，二甲苯迅速蒸发，留下一个固体的、光学透明的、粘附良好且几何形状逐渐变细的聚苯乙烯线，如图 13c、d 所示。使用这种方法测得的最佳实验插入损耗为 1590 nm 波长下的 5.8 dB，当使用带有光栅耦合器的终端线焊时。由于输入和输出光栅之间的共振，1 dB 带宽被估计为小于 10 nm。DOW 与光栅的 1 dB 对准容差在模拟中证明大于 2 μm。与 PWB 情况不同，这一点是相关的，因为 DOW 很可能会使用自动化喷涂工具实现，而该工具的容差为 1–10 μm。通过在拉动过程中将喷嘴旋转 90°，DOW 可以附着在正交表面上，如单模光纤（SMF）或以不同方向附着的芯片。DOW 的一个主要缺点是，由于沉积方法的性质，在缩小特征尺寸时，控制线焊的形状和大小会大大受到牺牲。PWB 和衰减耦合器之间的混合技术被称为“SmartPrint”技术。这种变体是通过将 Tefzel 薄膜粘合到玻璃基板上，并使用海德堡 UV 直接写入光刻工具，采用空间变化的曝光剂量，图形化衰减型 poly(F-SBOC) 耦合器（有关材料信息，请参见参考文献 186）。该技术对于在不同基板之间形成二维连接非常有用，如图 13e 所示。poly(F-SBOC) 锥形为灰度锥形，这意味着几何形状保持矩形，但通过在 2 mm 长度上变化曝光剂量，使折射率从 1.482 逐渐变为 1.490。如“悬臂耦合器”部分所讨论的，由于 IOX-on-glass 是一个低折射率对比度（LIC）系统，因此需要精确控制灰度锥形的折射率，因为设计要求锥形的尖端比 IOX 波导核心低 0.003，而 poly(F-SBOC) 输入则高于 IOX 波导核心 0.01。然而，横向错位容差基本上无关紧要，因为 poly(F-SBOC) 锥形和 IOX 波导之间的对准是通过光刻完成的。
另一种混合技术是光学线焊接与边缘耦合器的结合，即 3D 超快激光刻写（ULI）波导。在 3D ULI 中，通过扫描图案并使用脉冲激光（脉冲宽度为飞秒级）直接在透明介质中写入波导。由于脉冲的电场强度大约等于将价电子与原子结合的电场强度（约为 10⁹ V/m，或激光强度为 5 × 10²⁰ W/m²），非线性吸收过程可以引发雪崩电离，其中电子具有足够的动能来激发其他电子。然后，这些总能量会转移到周围的晶格中，产生永久的局部折射率体积变化，形成波导。由于该过程依赖于雪崩电离，可以使用广泛的透明介质，包括 PECVD 或低压化学气相沉积（LPCVD）氧化物包层。这些波导的优势在于，它们被即时嵌入到它们写入的材料中，并且可以在芯片拾取和放置之前或之后制造。使用 3D ULI 制造的波导，通过将 ULI 波导终止在绝热 Si3N4 锥形上，与 Si3N4 波导之间的界面损耗模拟值低至 0.04 dB，如图 13f、g 所示。与其他 LIC 系统类似，3D ULI 可以形成与单模光纤（SMF）阵列或多模光纤（MCF）的低损耗连接，并显示出大约 0.3–0.8 dB/cm 的传播损耗。传统的 3D ULI 可以通过使用 SCRIBE 方法进一步改进。这项技术，如图 13h 所示，通过定制曝光后剩余在介孔硅基支架中的聚合物量，实现了对 3D 折射率轮廓的亚微米级控制。通过不断改进，SMF 到 SCRIBE 波导的损耗已降低至 <0.45 dB，且对于大于 37 μm 的 SMF 到芯片垂直间隙，3 dB 对准容差大于 3 μm。这些 PWB、DOW、SmartPrint、ULI 和 SCRIBE 工艺具有高度可定制性，非常适合原型环境。然而，它们的制造仍然是串行过程，连接密度小于 100 个耦合器/mm，限制了它们当前的应用仅限于类似于电气线焊接的低容量制造。基于柔性聚合物的带状光纤还提供了一种通过预先图形化的组件在较大距离上进行连接的方法。这些柔性带通常以文中“波导到波导耦合器类型”部分中提到的某种耦合器为终端，例如自由形态或衰减耦合器。例如，在参考文献 181–183 中，通过板级衰减耦合器和芯片级 45° 全反射镜进行芯片到板的连接，后者通过使用双 45° V 形刀片进行切割制造。衰减耦合器是通过去除带状光纤和板上的波导包层，并使用具有特定半径的工具尖端将带状光纤压入板波导中制造的，最终实现约 0.3–0.65 的耦合比（6.36–4.04 dB 损耗）。另一个柔性带状光纤示例如图 13i 所示，采用了带有 45° 反射器的聚对二甲苯 C 波导。这种设计还允许通过在 PDMS 包层上沉积铂金迹线实现带状光纤的电气集成。对聚对二甲苯 C 波导的 30 个最低阶模式的仿真结果表明，铂金层与基本模式的相互作用导致的附加损耗小于 <3 × 10⁻¹⁰ dB/cm。这种类型的光电柔性带状光纤可用于植入式或可穿戴的生物光子设备，用于探测组织，这种设备使用刚性基板集成时可能会造成组织损伤。
迄今为止，讨论主要集中在芯片间耦合器上，这些耦合器将光从一个芯片的表面传输到另一个独立芯片的表面；然而，另一类耦合器是连接同一芯片正反两面波导的耦合器，这些耦合器通过基板将光传输过去。这还包括连接不同芯片波导的耦合器，通过一个位于它们之间的第三个基板引导光。与简单的芯片内耦合器不同，这些光子通孔具有不同的特点，因为芯片内耦合的距离通常较短（即 <5 μm），并且可以通过典型的衰减耦合、光栅耦合或边缘耦合技术完成。我们可以进一步将光子通孔分为两种类型：引导模式通孔和自由形态通孔。在引导模式通孔中，通过刻蚀和填充形成一个垂直波导，光随后被耦合进该波导。而在自由形态通孔中，光通过微型反射镜反射并准直，但不会通过通孔内的波导进行引导。在接下来的两个部分中，将展示每种类型的耦合器设计。图 14 引导模式光子通孔示例。图 (a–c) 使用光栅耦合器的 Si 引导模式通孔（转载自参考文献 197，版权所有 2011 年 IEEE）。图 (d, e) 使用 45° 反射器的 Si 引导模式通孔（转载自参考文献 163，版权所有 2018 年 IEEE）。图 (f, g) 使用 45° 反射器的聚合物引导模式通孔（转载自参考文献 201，版权所有 2015 年 IEEE）。
迄今为止，引导模式通孔的研究示例较少。已经发展的方案还可以进一步分为基于聚合物的通孔和基于硅的通孔。参考文献 197 提出了在薄硅基板中制备硅基通孔的一种潜在工艺流程，如图 14a 所示。该工艺与电学 TSV 的刻蚀在同一步骤中完成：采用带 SiO2 硬掩膜的深反应离子刻蚀（DRIE）步骤，同时刻蚀电学 TSV 和贯穿硅的光子通孔（TPSV）。TPSV 的硅芯直径为 5 μm，刻蚀深度为 50 μm。随后用 SiO2 填充 TPSV 沟槽，以隔离硅芯并形成垂直的多模硅波导。与典型电学 TSV 工艺类似，晶圆背面会被减薄，使得 50 μm 深 TPSV 的底部暴露出来。图 14b 给出了 TSV 与 TPSV 并排的截面图像。该工艺得到的实测近场光强分布（NFP）如图 14c 所示，表明光在硅芯区域内具有较高的约束，相比之下，没有 TPSV 的芯片区域则不具备这种约束。为了在 TPSV 的入口或出口实现耦合，文中提出使用带 Ag 反射镜的硅光栅耦合器。采用二维有限差分时域（FDTD）仿真的结果显示：在使用 Ag 反射镜时，TE 偏振的 1550 nm 光耦合效率最高可达 73.7%（损耗 1.32 dB）；而在未使用反射镜或未使用 TPSV 的情况下，效率最低可小于 5.5%（损耗 11.3 dB）。这些效率对应的是通孔单端，因此若同时考虑输入端和输出端，预计还会有额外损耗。根据报道的数据，TPSV 有助于模式约束，但并非获得中等耦合效率（>50%）的必要条件。这一点在考虑 DRIE 所需的工艺约束以及晶圆减薄流程时尤为重要。另一种硅引导模式通孔设计使用了 45° SOI 全反射镜来将光耦合进和耦合出在 SiO2 包层中形成的非晶硅（a-Si）通孔，如图 14d 所示。通过优化反射镜偏移（75 nm）、间隙（1.3 μm）和通孔宽度（图 14d 中的 d = 450 nm），实现了低至 1.3 dB 的损耗。该制造工艺涉及使用四甲基铵氢氧化物（TMAH）基的硅刻蚀技术来形成 45° 反射镜，随后进行 RIE 和非晶硅沉积以形成通孔—带有反射镜的制造通孔如图 14e 所示。尽管通孔是在 SiO2 包层中制造的，但类似的概念也可以应用于薄玻璃基板。在薄玻璃中形成通孔的挑战是需要进行高纵横比的深硅氧化物刻蚀（>50 μm），以形成直径小于 1 μm 的单模 a-Si 波导。根据参考文献 163 中的仿真结果，还需要进行更多的研究来确定通孔的传播损耗，因为仿真表明当通孔厚度超过 2 μm 时，损耗较大（>3 dB）。最后，随着 TPP、GSL 和 NIL 技术的发展，实施更高效的反射镜可能有助于提高耦合效率和带宽。基于聚合物的通孔为通过芯片耦合光提供了另一种选择。聚合物通孔设计也使用了 45° 全反射镜，将光耦合到通孔中，如图 14f 所示。参考文献 201 中概述的一个制造工艺使用了薄玻璃基板（150 μm 厚），并通过倾斜光刻技术来图形化 45° 全反射镜，最终得到图 14g 中显示的反射镜。与 GSL 和移动掩模方法相比，倾斜光刻技术的优势在于它不需要精确的曝光梯度，并且可以使用正性和负性光刻胶。此外，2D FDTD 仿真结果显示，在 100 μm 厚的玻璃基板（n = 1.503）上，直径为 60 μm 的通孔（n = 1.511）上使用 50 μm 方形多模聚合物输入和输出波导时，850 nm 的损耗可以低至 0.5 dB，只要反射镜的角度保持在 ±5° 范围内。参考文献 202 中的实验数据表明，对于厚度大于 100 μm 的通孔，损耗也小于 1 dB。这种设计的制造挑战包括由于大折射率对比度导致在空气中图形化 45° 特征的困难、零间隙掩模要求和多次曝光。解决方案包括在曝光过程中将基板部分浸入水中，并通过在玻璃基板上沉积铜层使其同时作为零间隙掩模。这些解决方案为倾斜特征的并行光刻技术提供了初步步骤，尽管到目前为止，该工艺仍然局限于薄基板，且不透明基板仍是一个开放挑战。进一步的研究还需要解决增加聚合物折射率和减小通孔直径的问题，以实现更高的通道密度。使用与 LIC 工厂兼容的材料（如 SiO2、SiON 或 SiN）开发引导模式通孔也将增强集成和应用。这可能需要创新的薄膜沉积技术，以消除空洞或使用高折射率的旋涂变体，如旋涂玻璃（spin-on-glass）或聚合物通孔填充技术。
自由形态通孔
自由形态通孔的设计通常涉及 TPP 或 GSL 反射镜、45° 反射镜或光栅，用于将光反射 90° 进入基板。从那里，基板的另一面可能会有另一个反射镜，用于在同一芯片的不同层之间进行耦合，或者它可能会有一个微透镜，用于准直光束，使其能够指向第三个翻转芯片键合的芯片。处理后者挑战的设计对未来的 3D 集成光子包装至关重要，因为当前的焦点大多集中在芯片到芯片或芯片到互连层的耦合上，而未解决光学芯片到电路板以及互连层到电路板的连接问题。两个因素使得这一任务变得困难：一个较大的垂直距离（>>100 μm）以及芯片内或互连层上的波导与电路板级波导之间的较大折射率差异。利用自由形态通孔的设计可能为克服未来光学印刷电路板中这两个挑战提供了前进的道路，尤其是在使用无光纤技术的情况下。此外，许多研究已探讨了完全蚀刻的空气通孔与通过透明基板传播的性能比较。由于不同的互连层材料广泛使用，包括硅、玻璃和有机基板，接下来的部分将分别讨论每种情况。
图 15 自由形态光子通孔示例。图 (a) 展示了用于通过玻璃互连层耦合的光子通孔，采用背面 TIR 反射镜、顶部透镜和芯片上的光栅耦合器（转载自参考文献 208，版权所有 2016 年 IEEE）。图 (b–d) OptoBump 技术，通过石英基板耦合。图 (b) 使用切割的 45° TIR 反射镜和喷涂的微透镜（转载自参考文献 218，版权所有 2003 年 IEEE）。图 (c) 使用表面光栅和背面蚀刻的 Si 微透镜进行硅光学耦合（转载自参考文献 207，版权所有 2019 年 IEEE）。图 (d) 展示了与 (b) 相同的 OptoBump 技术，只是使用了有机基板（转载自参考文献 218，版权所有 2003 年 IEEE）。图 (e, f) 使用光栅耦合器、掺铬蓝宝石球透镜插入激光烧蚀形成的腔体以及金属涂层聚合物反射镜进行有机基板耦合（转载自参考文献 206，版权所有 2020 年 IEEE）。
玻璃互连层由于其优越的热、机械、电气和光学性能而具有吸引力。此外，玻璃可以在面板级进行加工，这为成本和产量提供了可扩展的选项。对于自由形态通孔，玻璃互连层由于其在可见光和近红外波段中的高透明度，具有潜力。这有助于消除与确定合适的光学通孔材料和通过玻璃通孔（TGV）刻蚀相关的设计和制造挑战。具体而言，已经探索了多种方法来刻蚀高质量的 TGV，包括喷砂、光敏玻璃、聚焦电放电、DRIE、激光烧蚀和深湿刻蚀等。最有前景的是通过脉冲激光曝光增强方向性的湿刻工艺。这些技术涉及诱导微结构变化后进行湿刻，或者局部曝光吸收有机溶液，使玻璃在溶液界面处熔化。然而，这些技术的缺点是它们是串行工艺，相比之下，TSV 中使用的 Bosch 工艺是一种并行工艺。也有并行工艺可供选择，例如 UV 曝光和光敏玻璃基板的烘烤，这会将曝光区域转化为陶瓷，进行湿刻并形成高纵横比的特征。不过，光敏玻璃上的 HIC 系统的消光系数 k 及其传播损耗尚未得到表征。因此，不需要此类刻蚀的光学 TGV 具有优势，并有助于使设计与所用玻璃类型无关。一种常见的自由形态玻璃通孔设计策略是在芯片的一侧放置 45° 反射镜，在另一侧放置微透镜，用于准直和聚焦。如图 15a 所示，这种策略用于耦合，并通过模拟表明，从互连层聚合物波导到 SOI PIC 波导的损耗低于 2.43 dB。45° 反射镜采用倾斜光刻技术制造，而 60 μm 直径的聚合物平凸透镜则通过 150°C 聚合物回流形成。另一种设计，通过 550 μm 厚的石英基板耦合的模拟耦合损耗低于 1 dB，见图 15b。在此设计中，45° TIR 反射镜通过使用 90° V 形金刚石刀片切割环氧波导形成，352 μm 直径的微透镜则通过紫外线环氧喷涂技术制造。这种策略还被用于将 IOX-on-glass 互连层波导与 SOI PIC 波导进行耦合。在这种情况下，45° 反射镜采用激光烧蚀制造，而梯度折射率的 IOX、CO2 激光熔化以及回流光刻胶掩模的 RIE 工艺被探索用于微透镜的制造。在反射镜和微透镜设计中，关键的工艺要求包括 TIR 反射镜的角度、透镜与反射镜的对准以及 PIC 与互连层的对准。例如，在参考文献 208 中，TIR 反射镜的角度需要为 45 ± 4 度，以确保透镜到反射镜的损耗小于 1 dB，且透镜与反射镜的对准需要小于 3 μm，以确保类似的损耗。
所展示的设计代表了通过玻璃互连层耦合光的可行选项，而无需形成引导模式通孔。然而，这些设计仅展示了光通过玻璃的传输——据作者所知，目前没有自由形态设计示范了在同一芯片内集成波导之间的耦合。进一步研究使用通过 TPP 或 NIL 图形化的反射微镜，或多级衰减耦合器，可能为实现更高性能和更高集成度提供不同的途径。
另一个具有吸引力的封装基板材料是硅，它具有与工厂兼容的优势，并通过 TSV 技术提供高密度电气 I/O。硅互连层的主要缺点是其高成本，目前限制了其在高性能应用之外的可用性。在自由形态硅通孔方面，参考文献 205 中采用的设计使用了一个 45° 的板级反射镜，将光反射通过硅互连层传输到芯片上的曲面微反射镜，这在“自由形态耦合器”部分中有详细描述。仿真结果表明，在穿越 200 μm 硅互连层后，入射到曲面微反射镜上的模式场直径（MFD）约为 14 μm。基于此，模拟得出从 PIC 到电路板的最大耦合效率为 84%。实验上测量了近场图案（NFP）和远场图案（FFP），观察到反射镜元件在准直（没有反射镜时的 FFP 为 24.6° × 30.2°，有反射镜时的 FFP 为 10.7° × 10.1°）和扩展模式场直径（没有反射镜时的 NFP 为 3.9 μm × 3.6 μm，有反射镜时的 NFP 为 5.8 μm × 6.3 μm）方面都有显著改进。一个独立的设计使用了芯片上的光栅耦合器、底部反射镜和背面刻蚀的硅透镜，将光束聚焦到板级反射镜上，该设计在 O 波段和 C 波段进行了实验测试。该设计的示意图如图 15c 所示。微透镜通过图形化和回流光刻胶后进行 RIE 制造。通过角度抛光的单模光纤（SMF）耦合的光功率与通过减薄 100 μm 硅基板并使用标准光栅耦合器的参考系统进行了比较。在此过程中，观察到额外的 3 dB 耦合损耗，其中 1.85 dB 归因于弗涅尔损耗，1.15 dB 归因于微透镜接口。光纤到芯片的 1 dB 对准容差如下：±2.5 μm 的横向光栅到微透镜容差，±7 μm 横向、±0.5° 角度、以及 700 μm 垂直微透镜到光纤的容差。
有机互连层通孔
有机材料提供了比玻璃或硅互连层更低成本的替代方案，代价是密度和性能的降低。这里提到的大多数有机互连层通孔设计涉及通过切割或铣削工艺去除互连层的一部分，以允许光的传输。类似于“玻璃互连层通孔”部分，许多设计使用了 TIR 或金属涂层的板级反射镜和微透镜，以提供更高的对准容差，从互连层到电路板的耦合。然而，许多针对有机基板的已展示设计在芯片层结束，使用垂直腔面发射激光器（VCSEL）或垂直光探测器，而不是与芯片上的波导进行耦合。图 15d 示出了这种聚合物互连层设计的示意图。
一个例外是参考文献 206 中的设计，该设计使用了芯片级 SOI 光栅耦合器来形成芯片到电路板的连接，如图 15e、f 所示。该设计使用了 400 μm 厚的玻璃纤维增强有机封装基板，并通过激光烧蚀创建了通孔，测得的锥形角度为 1.6° ± 0.5°。一个直径为 300 μm 的掺铬蓝宝石球透镜被放置在通孔中，并在组装过程中使用了互连层到电路板和芯片到互连层的主动对准。测得的芯片到电路板的损耗约为 3.4 dB，包括光栅耦合器、球透镜和电路板反射镜，且横向对准容差为 ±7 μm。通过改进光栅耦合器的方向性，进一步减少芯片到电路板损耗 1.7 dB 是可能的【233】；同时，实施“波导到波导耦合器类型”部分中概述的其他反射元件，可以为更宽带宽的连接提供前进的路径。
将前述的耦合器（见“波导到波导耦合器类型”部分）和通孔（见“光子通孔”部分）引入光学系统，为实现多个目标提供了机会。首先，这些耦合器能够实现光学光扇出。光学光扇出的理念是在封装级引入波导和耦合器，从而在芯片级减少 I/O 间距，它们的作用仅仅是将信号从芯片路由到单模光纤（SMF）阵列。因为光学光扇出能够在芯片上的耦合器间距和 SMF 阵列上的耦合器间距之间实现数量级的差异，同时保持低传播损耗和低光纤到封装的耦合损耗，它使得光学连接的批量并行化成为可能。能够扩展并行光学连接数量的能力是目前集成光子收发器所不具备的。因此，这些耦合器对于通过先进的共同封装光学（CPO）收发器架构扩大数据传输能力在电信和数据通信网络中的应用变得越来越重要——这反过来对于依赖于这种云基础设施的人工智能模型至关重要。因此，在 CPO 系统中使用这些耦合器的影响将在“数据通信和电信共同封装光学交换封装”部分进行讨论。第二个同样重要的优势是，这些耦合器提供了在光子源、调制器、开关、处理器、放大器和探测器之间实现“无光纤”系统级光学连接的可能性，其中一些或所有设备可能位于不同的优化材料平台上。尽管 μTP 或混合、异构或单体集成都考虑了不同材料平台的组合，但它们通常专注于在器件或芯片级进行这种组合。然而，本文所展示的芯片间耦合器和光子通孔不仅提供了在器件或芯片级实现这种材料集成的机会，还能够在系统级实现这一点。实际上，它们使得系统级光学连接的同时，提供了第二项能力——使可插拔或可拆卸的光学芯片模块成为可能。正如在“生化传感”部分将描述的那样，这种接口在基于 PIC 的生化传感中尤其有用，因为在这种系统中希望能够丢弃低成本的 PIC，而不需要同时丢弃昂贵的光源或探测器。总的来说，这种增强的连接性对许多当前的光子应用至关重要，如光子神经形态计算、光学连接内存、集成量子光子学和 LiDAR 系统；因此，所展示的耦合器将在“光子神经形态计算”、“光学连接内存”、“集成量子光子学”和“紧凑型 LiDAR 系统的异构集成”部分中分别进行讨论。
图 16 数据通信和电信互连的带宽、成本和能效的扩展趋势。图 (a) 显示了具有不同电子-光子集成水平的交换系统架构的图表，从可插拔光学到 3D CPO【242】（转载自 SNCSC）。图 (b) 显示了引入集成翻转芯片光学 I/O 后带来的扩展变化。实心蓝线显示了过去十年由于可插拔收发器系统而商业交换封装带宽的指数增长【235, 375, 376】。虚线紫色线展示了使用 CPO 的扩展趋势对未来十年的预测。右侧轴表示封装带宽的提升伴随着每比特（每秒）成本的降低。顶部轴则表示，每次交换封装带宽的提升也需要一个更先进的技术节点来扩展 ASIC 性能。标注框突出显示了成功将 CPO 系统商业化的制造商【377-381】。粉红色虚线圆圈展示了翻转芯片光学 I/O 的采用不仅继续推动指数级扩展，还提供了扩展率的提升，这可以显著加速具有 >1 Pbps 封装 I/O 带宽的交换机的发展。到 2025 年，全球数据领域预计将增长到 175 ZB，其中 46% 的全球存储数据将存储在公共云环境中【234】。为了满足需求，数据中心机架顶部交换封装的总带宽容量每两年翻一番，目前 51.2 Tbps 的交换封装使用 512 个电气 I/O，每个 I/O 使用 IEEE 802.3-ck 标准以每通道 106.25 Gbps 的速度进行操作，且已实现商业化【235, 236】。每通道 200 Gbps 的进一步标准化工作也在进行中【237, 238】。然而，厘米长的电路板级铜线路所消耗的功率以及有限的可插拔收发器间距使得持续扩展变得困难【239, 240】。这一点在考虑数据中心的能源消耗时尤为关键。例如，2022 年数据中心已占据爱尔兰总能源消耗的 18%，到 2031 年，约 15% 的丹麦能源消耗将来自数据中心的电力使用【241】。为了减少铜线路长度，已经迫使行业向 CPO 转型，其中 SiPh 收发器与应用特定集成电路（ASIC）位于同一封装基板上，如图 16a 所示【242】。使用这种架构的扩展面临自身的挑战，包括 SMF 阵列与 PIC 的串行主动对准和键合。组装挑战进一步加剧，因为到 2035 年，当前趋势要求将 SMF 数量扩大到 >103 以实现 Pbps 带宽容量【235】。例如，包含中央 ASIC 的 1.6 Pbps 交换封装，四周环绕 16 个收发器，假设每波长 200 Gbps、每通道 4 λ，那么需要 4000 根 SMF。如果使用更低通道速率的 25 到 100 Gbps 的数据速率，每根波长的传输速率会进一步增加所需的 SMF 数量。考虑到每毫米 8 个连接的有限 SMF 阵列通道密度，最多可以将 320 根光纤连接到一个 10 mm × 10 mm 的 PIC。一种可扩展的解决方案是将光纤接口移至互连层或电路板的边缘，那里有更大的可用边界线，并使用集成的芯片到互连层耦合器来实现光学光扇出。这种解决方案通过增加光学 I/O 密度超过一个数量级，从而在芯片级实现更高的光学 I/O 密度，并允许通过拾取和放置工具进行被动组装，在单一的键合步骤中同时完成电气连接【243】。这种架构对交换封装带宽和成本的影响可以在图 16b 中找到，并与当前可插拔和基于 CPO 的系统的扩展趋势进行比较。许多使用芯片间耦合器的设计已被提议用于 CPO 系统【9, 58, 59, 131, 152-154, 244-251】。其中一种设计如图 17a、b 所示，提出并原型化了使用玻璃基板和 SiNx 到 SOI 翻转芯片衰减耦合器，旨在将光学 I/O 扩展到 >100 个耦合器/mm，并将总封装数据容量扩展到 >1 Pbps【153】。图 17c 显示了类似的设计，其中包括 TGV 和衰减 Si3N4 到 IOX 耦合器的玻璃封装基板，使光学和电气光扇出能够连接到 SMF 阵列和板级焊料凸点【154, 247-249】。一些架构还使用了芯片间边缘耦合器，将 III-V 激光器集成到芯片上，并使用芯片间衰减耦合器，通过柔性聚合物带将光学信号从 SOI PIC 扩展到 SMF 阵列【9, 244, 246】。其他设计使用聚合物波导和有机基板上的翻转芯片衰减耦合器【251】或嵌入 SOI 芯片和自由形态耦合器的有机互连层【58, 59, 250】（分别如图 17d、e 所示）。另外一些提议的方法则使用嵌入有机基板中的玻璃芯片，创建电子 2.1D 封装架构中的嵌入式桥梁的光子版本【252】。布局设计也在探索使用 3D 光子和电子封装将光子和电子芯片连接在玻璃核心有机互连层的对面表面，如图 17f 所示【131】。此外，使用高性能 Si 互连层的设计也已被证明，通过衰减耦合器将薄 Si3N4 互连层波导与薄 Si3N4 PIC 波导连接，并进行同时的金-金键合【253】。
虽然这些例子展示了通过芯片间光学 I/O 扩展数据容量的显著潜力，但它们也揭示了三个重要趋势：（1）向封装级集成波导的转变，（2）使用光学光扇出以适应具有大占地面积的可插拔光纤接口，以及（3）对诸如玻璃等基板的关键需求，这些基板比有机材料提供更高的性能，同时支持面板级加工。此外，关于互连层到电路板耦合器的研究是必要的，以提供类似于微电子学中通过实现带有嵌入式电路板级铜线路的球栅阵列所见的 C-SWaP 改进【28】。环境有害生化物质或致命空气传播疾病的传感是光子集成电路（PIC）技术的一个关键未来应用；然而，无法以低成本封装、重复使用或升级这些系统，已证明是阻碍其大规模生产的挑战之一。在完全集成的基于 PIC 的生化传感器中，光源、传感器和探测器被集成在同一个芯片上。光源可以是带有光学滤波器的宽光谱光源，例如具有热调谐环调制器的超发光二极管（SLD）。在部分集成的传感器中，光源通常通过光纤连接与芯片连接，并使用光栅耦合器。传感元件通常是一个被动共振器装置，如 Mach-Zehnder 干涉仪（MZI）或微环共振器（MRR），探测器则通过 Ge 光探测器与传感和耦合元件集成。考虑到常见的光源和光探测器，尤其是在中红外波段（2.5–25 μm）【254】，并不与 Si-CMOS 或双极性 CMOS（BiCMOS）工厂兼容，完全集成的芯片制造后再快速处置的过程代表了一个昂贵的循环。芯片需要被处置的原因有多个，包括芯片表面被功能化的有机分子（如折射率测量中的分子）饱和【255】；如果光源、共振器或探测器出现故障；或者如果需要升级以检测不同的化学信号。定期丢弃这些 PIC 也是环保成本高昂的，因为其中的主动组件含有贵金属，而这些贵金属在回收过程中可能会非常昂贵【256】。这促使了将光源或光探测器（或两者）与被动传感元件分开放置到不同芯片上的想法，如图 18a 和 b 中为两种常见传感器类型所示【257】。光源或光探测器与传感元件之间的连接将通过芯片间耦合器来完成，从而使被动元件可以被处置，同时保持系统的主动组件。这种解决方案和芯片间耦合器的选择也取决于传感元件是通过顶部还是底部进行访问，下面将进一步详细描述这一点。
图 17 示例，展示了芯片间耦合器在提高共同封装光学交换封装性能中的应用。图 (a) 和 (b) 显示了使用 Cu 微柱焊点的翻转芯片 SiNx 到 SOI 衰减耦合器，用于 Pbps I/O【153】（©2025 Weninger 等，许可采用 CC BY 4.0）。图 (c) 展示了集成了焊料凸点和 TGV 的 IOX 到 SOI 衰减耦合器，用于光学和电气光扇出【转载自参考文献 249，版权所有 2023 年 IEEE】。图 (d) 显示了一个有机封装基板，包含通过翻转芯片衰减耦合器将聚合物波导连接到收发器 PIC 上的 SiN 波导【转载自参考文献 251，版权所有 Optica 出版集团】。图 (e) 展示了嵌入有机基板中的 SOI 收发器，通过封装级聚合物波导和 GSL 图案化的曲面反射镜实现光学光扇出和光学耦合【382】（©S. Suda 等，许可采用 CC BY 4.0）。图 (f) 展示了一个 CPO 设计，其中光子和电子芯片位于玻璃封装基板的不同面，通过芯片间耦合器实现光学连接【转载自参考文献 131，版权许可由 AIP 出版】。
图 18 展示了基于 PIC 的生化传感器封装方案，其中芯片间耦合器可以实现自动化封装。图 (a) 和 (b) 显示了简单的衰减传感器与集成开关的传感器，分别用于顺序参考和实现准确且高效的时间参考。每幅图中的断点表示如果光源和/或探测器未完全集成时需要使用芯片间耦合【257】（©2024 C. Mitchell 等，许可采用 CC BY 4.0）。图 (c) 展示了一个通用的顶部可访问架构，假设集成了光探测器【转载自参考文献 258，©2022 A. Mai 等，许可由 Elsevier 授权，采用 CC BY-NC-ND 4.0】。图 (d) 展示了一个使用顶部架构的完全封装的活性 SiPh 生物传感器的示意图和实验图像【转载自参考文献 259，©2018 Elsevier B.V.，许可由 Elsevier B.V. 授权】。图 (e) 展示了一个通用的背面可访问布局，假设集成了光探测器和电子元件在同一芯片上【转载自参考文献 258，©2022 A. Mai 等，许可由 Elsevier 授权，采用 CC BY-NC-ND 4.0】。图 (f) 展示了包括集成微环共振器传感器、光探测器和光栅耦合器的 PIC 横截面，使用本地背面刻蚀技术【262】（©2020 P. Steglich 等，许可采用 CC BY 4.0）。图 (g) 展示了使用背面布局的完全封装的被动硅生物传感器【转载自参考文献 258，©2022 A. Mai 等，许可由 Elsevier 授权，采用 CC BY-NC-ND 4.0】。图 (h) 和 (i) 显示了部分背面刻蚀架构，旁边是完全封装的活性硅芯片【263】（©2021 C. Adamopoulos 等，许可采用 CC BY 4.0）。为了更好地理解互芯连接器如何降低成本并提高功能性，我们将描述最先进的封装技术以及未来可以实现的改进。目前，最广泛使用的方法是顶部可访问布局，使得光学和电气输入输出（I/O）以及对光子传感元件的访问能够在芯片的“正面”方向完成，如图18c所示。在顶部可访问布局中，光纤到芯片的连接通过光栅或边缘耦合器实现，而电气连接则通过金属线焊接完成。对传感元件的访问是通过在MZI或MRR附近选择性去除PIC包层，并将微流控腔体粘接到传感元件表面，进而使分析物流经该表面来完成的。图18d展示了一个实践中的顶部可访问布局示例，其中一个SiPh PIC通过扇出金属RDL进行电气连接，并使用光栅耦合器进行光学连接。由于光纤通常无法永久与生物传感PIC粘接，原因是光纤的可拆卸性和高封装成本，因此在这种顶部可访问架构中，只能实现长距离垂直光学耦合。因此，光信号需要穿越整个流体垫片（约6毫米），并且需要一个光纤聚焦器，以便在约17毫米的垂直距离上耦合，这导致了大约5 dB的附加损耗。这一例子中互芯耦合的实用性是显而易见的——光学RDL层中的聚合物或PECVD波导可以通过渐变、光栅或自由形状耦合器进行图案化，从而实现电气和光学的同时扇出，远离PIC。这反过来可能减少PIC耦合损耗，在这项研究中，每个连接的损耗接近12 dB。除了顶部可访问封装方案外，已经提出了多种背面可访问架构【258,260–263】。在背面可访问设计中，如图18e所示，PIC基板经过刻蚀，以从底部暴露传感元件。这使得电气和光学输入输出可以连接在芯片的顶部，然后芯片可以自由地进行倒装芯片焊接。以图18f、g中展示的PIC布局为例，其中通过局部背面刻蚀接入了被动SOI MRRs【258,260–262】。通过结合DRIE工艺去除大块硅和短时间湿刻去除SiO2 BOX，创建了一个通过芯片背面的开口。类似地，图18h、i展示了一种基于电子光子集成电路（IC）的生物化学传感器，使用GlobalFoundries 45 nm SOI CMOS工艺制造。这种设计可以应用于无标记生物传感或超声波压力引起的传感，通过去除大块硅基材并部分刻蚀BOX来定制设备的灵敏度。在参考文献264中预测，部分刻蚀至100 nm厚的BOX将增强内在灵敏度7倍。
从图18e、f、h中的图片可以看出，连接到光电互连器的倒装芯片互芯耦合器将带来多个优势。首先，通过启用被动装配，封装成本将降低。其次，可以将多个具有不同功能化表面的芯片进行焊接，从而使单个封装能够感知几种不同的化学物质。最后，通过机械手段组装和粘接被动传感元件，而不是使用永久性的UV固化环氧树脂，为可插拔的芯片与互连器之间的光学连接提供了前进的路径，并且为容易的重用、回收或升级提供了可能性。
光学计算提供了比电气计算更高的信号速度、更低的传播损失和更少的热量产生【265】。因此，将光子处理器与电气逻辑和存储器ASIC封装在一起，可以为人工智能应用提供更优异的性能【266】。光子处理器有两种架构，取决于光源类型：相干式或多波长式。多波长架构使用波分复用（WDM）与调制器阵列，通常是微环调制器（MRM），用于光学处理。通常，这种架构在广播和加权方案中实现，其中输入通道被分成M个调制通道和M个加权通道。每个调制通道和加权通道都有N个调制器，每个调制器调制不同的波长。该布局在图19a中示意性地展示。此类方案只需要一个输入通道（即一个单模光纤），从而将耦合损耗保持在对整体损耗预算的低贡献中。也就是说，三个因素可能推动光子计算朝着更先进的封装接口发展：（1）多芯片布局中对光学集成的需求，包括对光学存储器或开关的易访问性，（2）异质集成SOA的需求，以实现更高的分裂功率，以及（3）用于驱动器和从光电探测器收集输出信号的大量电气输入输出，这些都可能推动光子计算系统向倒装芯片焊接发展。在这些场景中，集成的倒装芯片光学连接器，如渐变或自由形状耦合器，可能为进一步集成和扩展提供一种潜在的赋能技术。作为一个例子，参考文献265中制造的光子计算单元，采用了8个独立的输入通道，而不是使用一个带分频器的输入通道。每个输入通道包含9个操作波长，展示了如何使用基于强度调制微环调制器（MRM）的光子张量核心来解码一个28 × 28像素的图像。每个输入通道包含9个全通微环调制器（MRM）用于形成调制库，并包含9个加权-去加权微环调制器（MRM）用于形成加权库。每个输入通道还使用印刷电路板（PWB）耦合到单模光纤（SMF），每个输出通道的终端连接光电探测器。封装处理器如图19b所示，展示了同时存在的电气和光学线焊接。由于PWB接口引起的插入损耗为7.5 dB/通道，这一损耗归因于边缘面刻蚀过程。对于这个原型，具有较低连接体积的光电和电气线焊接提供了简单、低成本的解决方案。
在持续扩展方面，理论上计算得出，578个操作波长可以在最小串扰的情况下实现。模拟的512 × 512（NxM）系统的总损耗预算为60 dB，假设光纤到芯片的连接仅贡献1.6 dB的损耗。使阵列终止于512个光电探测器需要更高水平的电气扇出，以连接封装中的组件，这一功能可以通过倒装芯片组装来实现。此外，损耗预算的一个重要因素是由于分频器将功率分配到512个通道，导致光功率下降。在光子计算单元中，已通过使用印刷电路板（PWB）集成SOA来解决功率消耗挑战【267】。进一步的封装级混合集成已提议使用自由形式互芯耦合器进行光子计算【142】。这样的封装级布局示例如图19c所示，其中互连器级别的聚合物波导提供光学RDL，并通过基于TPP的透镜连接到激光器、调制器、开关、SOA和光学处理单元【142】。展望未来，PWB技术与倒装芯片组装的有限兼容性表明，可能需要不同的互芯连接器。一种高密度的互芯连接器，如渐变或边缘耦合器，可能为低成本的PIC组装、SOA集成和增加电气扇出提供前进的路径，进一步突显了这种耦合器对未来光子计算系统的相关性。图19 光子计算架构示例，通过光学线焊接、互芯耦合器和封装级光学集成实现。
a, b 光子计算单元的示例，使用多波长架构与广播和加权方案【265】（©2023 Luan等，版权所有，CC BY 4.0许可）。图（a）中的布局展示了如何使用波分复用（WDM）将多个波长组合到一个输入通道，然后该通道分成M条路径，每条路径包含在调制和加权库阵列中的N个调制器，最后终止于M个光电探测器。图（b）中的顶视图展示了使用印刷电路板（PWB）和电气线焊接的光学和电气扇出。
c 提议的光子计算架构示意图，其中激光器、光学处理器、光学开关和SOA通过聚合物互连器波导和TPP印刷微反射器连接【142】（©2024 H. Huang，版权所有，CC BY 4.0许可）。
图20 提议的架构，展示了光学通孔如何实现光学连接的存储。
a, b 透视图和横截面图展示了在硅中实现的光子通孔（以及渐变层内耦合器和ULI光纤到Si3N4耦合器），用于完成SiPh-FGDRAM芯片的3D堆叠，并与基板级SiPh逻辑层连接（经许可转载自参考文献193 ©2020 IEEE）。在这些图像中，光电探测器和调制器位于SiPh-FGDRAM芯片上。
为了提高DRAM堆叠的性能，需要解决两个限制DRAM层数的关键因素：热管理和工艺节点制造技术【268,269】。第一个限制因素，即热预算，决定了整个DRAM堆叠的厚度，而用于制造每个DRAM芯片的工艺节点则决定了制造更薄芯片和更高通道数的能力。这是基于假设DRAM芯片的横向或水平方向大小固定，以避免互连延迟时间。在技术节点方面，2021年异质集成路线图指出，当前的堆叠涉及50微米厚的存储芯片，正在研究低于10微米的厚度，采用无凸点的晶圆对晶圆键合技术，并使用先进的晶圆减薄技术制造单微米范围的芯片厚度【22】。至于热管理，冷却技术的进展，包括地面规划的协同优化【270】、具有芯片到芯片通信的真空或空气间隙【271】以及各种微流控冷却设计【272,273】表明，超薄DRAM芯片的3D堆叠仍然是一个乐观的前进方向。光子通孔技术允许在垂直堆叠的DRAM封装之间实现光学连接【268】。图20a、b所示的架构就是其中一个例子，其中电气DRAM芯片与每个n个DRAM芯片之间的硅光子层堆叠。硅光子层包含必要的收发器电路，用于将请求转换或编码，并分发到DRAM芯片或返回逻辑处理层。关键的是，每个硅光子层通过光子通孔连接，特别是通过湿刻的45°全内反射镜（TIR镜），其性能在表9中进行了说明。这样的设计减少了通过芯片的垂直通道数量，使用带宽密集的光学链路，从而最小化了典型DRAM芯片中的未使用区域、内存控制器占用的区域以及与长距离相关的电力损耗【268】。类似地，已经提出了3D光学连接的堆叠存储设计，其中硅光子细粒度动态随机存取存储器（SiPh-FGDRAM）芯片堆叠在硅光子处理器芯片之上【193】。每个SiPh-FGDRAM芯片都包含集成的光电探测器和调制器设备，每个芯片通过45°全内反射镜光子通孔进行光学连接。通过用光子通孔替代电气TSV（穿通孔），计算结果显示延迟和能耗减少了两倍，同时通过波分复用（WDM）减小了占地面积并提高了数据容量【193】。
加粗的数值表示仅报告了模拟结果。请注意，“材料”列指示的是波导材料，后跟通孔终端结构的材料。BW 1-dB带宽，/未报告。a镜面通孔 bBCB厚度公差 c仅镜面 d镜面到透镜 e焦距公差 f基于MFD估算 g仅光栅到透镜集成量子光子学系统能够实现多种不同的功能，包括通过量子密钥分发（QKD）进行安全通信【274】、量子光子信息处理【277】、以及量子物理和化学模拟器【278,279】。为了构建这样的设备，需要集成或封装单光子源、可调活跃设备、光子存储、低损耗被动设备、波长转换器和单光子探测器【280】。其中一个挑战是，每个组件可能有其最适合的材料平台。例如，嵌入式GaAs量子点（QD）或钻石颜色中心源可能需要与SOI、Si3N4或LiNbO3调制器进行接口连接，接着是铌氮化物（NbN）超导纳米线单光子探测器（SNSPD）【281】，以实现最佳性能。另一个障碍是，不同的组件可能需要不同的工作条件，例如单光子源或SNSPD可能需要低至4K或以下的低温【282】。尽管在这样的低温下，SNSPD与LiNbO3马赫-曾德调制器（MZM）和Si3N4 MEMS设备的集成已经得到展示【283,284】，但是在这一热环境下，可调设备的效率也已显示出退化。这包括依赖于热光效应或自由载流子等离子体色散效应的Si3N4或Si调制器，在室温下表现出的效率下降【285,286】。因此，在给定的量子光子学封装中，需要低温工作条件的组件可能需要通过光纤或光学线焊接与在室温下工作的组件连接。这样的配置对于连接原子或离子量子设备，形成现代量子互联网【287】也非常有用。互芯连接器为解决这些封装挑战提供了一个方案，例如不同材料平台的集成。例如，嵌入InAs量子点（QD）的GaAs波导已通过使用钨探针与Si3N4波导进行耦合，如图21a、b所示【288,289】。通过三角形锁定结构实现了亚微米对准，其中GaAs被SiO2包覆以确保其固定位置。类似的耦合概念也被用来将嵌入InP波导中的InAs量子点连接到LiNbO3波导，使用拾放技术【290】。此外，芯片内渐变耦合器也被用于这种集成，如图21b所示，其中GaAs层通过晶圆键合到Si3N4层并被图案化以形成渐变耦合器区域。这些芯片内渐变耦合器还被用于集成GaAs微环谐振器（MRR），作为单光子源，其量子点的辐射速率可以更精确地控制。类似的设备和工艺也被用于集成Si3N4设备，以实现基于四波混频的单光子激光波长转换【291】。
图21 用于集成量子光子学应用的互芯耦合器示例。
在（a）中，使用渐变耦合器将拾放的GaAs量子发射器连接到超低损耗Si3N4被动电路【288】（©2022 Chanana等，版权所有，CC BY 4.0许可）。
在（b）中，使用渐变耦合器（右）将晶圆键合的GaAs发射器和GaAs微环谐振器（左）连接到Si3N4被动电路【289】（©2017 Davanco等，版权所有，CC BY 4.0许可）。
在（c）中，使用MEMS设备的可调Si3N4电路通过渐变耦合器与NbTiN SNSPD进行耦合【283】（©2021 Gyger等，版权所有，CC BY 4.0许可）。
在（d）中，横截面仿真（顶部）展示了材料堆叠和从LiNbO3波导到NbTiN SNSPD的耦合，假彩色扫描电子显微镜（SEM）图像展示了集成的探测器靠近金（Au）垫片（左）和波导弯曲（右）【284】（©2021 Lomonte等，版权所有，CC BY 4.0许可）。
在（e）中，提出的混合集成量子光子处理器架构，其中量子点（QD）、LNOI调制器、Si3N4被动器件和SNSPD通过光学连接【292】（经SNCSC授权转载）。
此外，互芯耦合器还能够在低温下将SNSPD与可调设备集成，为可行的量子态准备和量子逻辑操作提供了可能。如图21c所示，展示了一个例子，其中铌钛氮化物（NbTiN）SNSPD与包含MEMS悬臂梁的Si3N4电路集成。悬臂梁通过改变模式重叠来调制入射的单光子信号，当悬臂梁臂改变位置时，成功地在<100 mK的温度下运行【283】。同时，图21d展示了一个LiNbO3-绝缘体（LNOI）马赫-曾德调制器（MZM），通过渐变耦合与NbTiN SNSPD集成。与Si3N4系统类似，LNOI系统展示了超过12小时的偏置漂移免疫操作，并且在约1.3 K的温度下实现了高达1 GHz频率的高速调制【284】。在系统层面，已有一些示例表明，单光子源、可调设备、低损耗被动电路和SNSPD的封装工作正在进行中【292】。图21e中展示了这样一个系统，由量子点（QD）耦合到LNOI可调设备，随后信号通过光纤传输到带有集成NbN SNSPD的低损耗Si3N4光学电路。在这种多光子集成电路（multi-PIC）封装中，互芯耦合器非常适合降低封装成本并提升系统性能。具体来说，通过在芯片级集成单光子源和SNSPD，可以提高装配成本和光学性能，然后在封装级将LNOI和Si3N4光子集成电路（PIC）倒装或通过光学线焊接到Si或玻璃基板上。使用Si或玻璃互连器和互芯耦合器进行量子光子学封装的工作已经开始【293,294】。例如，玻璃互连器被用来将用于亮散射Kerr孤子生成的厚Si3N4层与用于被动电路的薄Si3N4层连接【293】。虽然这种架构允许系统设计人员在芯片级与封装级集成方面具有灵活性，但仍需要进一步研究，以定量评估通过其实现可以获得的系统级增益。随着自动驾驶车辆和机器人技术的发展，LiDAR（激光雷达）已成为光子集成电路（PIC）芯片的重要应用。实际上，LiDAR需要以下构建模块：激光源、作为发射器的孔径、作为接收器的孔径，以及将反射的光学信号转换为电信号以进行读取的光电探测器。根据使用的LiDAR类型，实际应用中可能需要额外的组件。两种主要的LiDAR策略包括频率调制连续波（FMCW）LiDAR，这是一种能够同时测量距离和速度的相干形式的LiDAR，或者飞行时间（ToF）LiDAR，它只能测量距离，但具有更简单的整体设计【295】。FMCW和ToF系统通常都需要光学放大器，例如掺铒光纤放大器（EDFA），能够将光信号强度提高到>100 mW【296–298】。这种额外的功率也需要克服光纤到芯片耦合和芯片上传播时产生的损耗【299】。其他需要的组件包括用于驱动主动光子设备、电气集成电路（ICs）、读取电路和反馈控制回路的电气IC【298】。通过使用芯片上的硅光子或III-V族器件，可以将其中一些功能进行微型化并加以改进。这包括使用热光相位调制器阵列和光栅耦合器作为光学相控阵（OPA）的发射器【297,300–306】、掺铒Si3N4波导【298】或SOA【299】用于放大、外腔混合集成激光器【298】或单片集成的掺铒激光器【307】作为光源。当前，连接这些系统中独立组件的方法是使用光纤，因此它们必须应对封装效率低的问题。LiDAR系统的紧凑性受限于组件之间的光纤连接，并且当前的架构限制在二维布局，配备大型芯片上器件阵列，以确保对孔径的畅通无阻的访问。目前，发射器和接收器也仅限于表面光栅（用于HIC系统）或边缘发射器（用于LIC系统）。因此，倒装芯片或光子通孔设备将能够实现三维架构，具有更大的总发射器面积、低损耗的相干源集成，以及通过新型的面外耦合器实现发射器设计的灵活性。
在多个LiDAR的例子中，这些类型的耦合器被用来集成不同的材料平台。边缘耦合器已被用于混合集成，如图22a–c所示，而渐变耦合器则被用于在基于边缘发射的光子集成电路（PIC）ToF LiDAR设置中单片集成聚合物基相位调制器【308,309】。渐变耦合器也被用于将基于SOI的热光相位移器与Si3N4被动电路集成，以利用SOI相对较高的热光系数（1.86 × 10^−4，参考文献310）【311】。使用聚合物基材料进行相位移动可以获得更高的热光系数（聚酰亚胺核心的热光系数为−6 × 10^−5，与Si3N4的2.45 × 10^−5 K^−1相比）【310】，并且具有高的光约束性，Si3N4在高光功率下不受同样的双光子吸收相关问题的影响（SOI的双光子吸收系数βTPA ≈ 9 × 10^−12 m/W，而Si3N4为0 m/W）【310】。类似地，边缘耦合器已被用于将III-V族反射型SOA芯片与包含Vernier环的Si3N4芯片连接，如图22d所示，并在图22e中进行了实验展示，从而创建了一个相干的外部混合集成腔激光器【298】。Si3N4芯片的输出随后通过光纤连接到一个单独的掺铒Si3N4波导芯片，该芯片在自由空间发射器之前提供放大。进一步的迭代可以通过将外部腔激光器与掺铒Si3N4波导芯片和/或SiPh OPA芯片进行倒装芯片组装来改进，替代自由空间发射器。
图22 在LiDAR系统中使用互芯耦合器和光子通孔的示例。
在（a）中，展示了通过边缘耦合组装分离的Si3N4分路器和发射器芯片与聚合物热光相位移器芯片构建的LiDAR系统示意图，（b）显示了最终封装的系统，（c）展示了光模式通过SiN到聚合物边缘耦合器的转换【308】（©2021 IEEE，版权所有）。
在（d）中，展示了通过边缘耦合将III-V族反射型SOA芯片与具有Vernier腔的Si3N4芯片连接形成的相干LiDAR引擎示意图，（e）展示了完全封装的结构【298】（©2024 Lukashchuk等，版权所有，CC BY 4.0许可）。
在（f–h）中，展示了MEMS基渐变波导到波导耦合器的示意图和顶视显微镜图像，这些耦合器作为开关在OPA单元中使用【3】（©2022 X. Zhang等，版权所有，CC BY 4.0许可）。如上所述，互芯耦合器和光子通孔还提供了3D OPA架构。目前，热光调制器和光栅耦合器阵列通常并排放置在二维布局中，因为发射器部分需要可访问。一个解决方案是设计LiDAR封装，使得发射器层朝上，而主动设备位于其下方。这种设计允许电气和光学连接位于堆叠较低的位置，两个层之间的连接通过电气和光学通孔实现。通过这种方式，可以实现OPA元件间距<1 μm【198】。已展示了这种设计的原型，其中输入光被分成120个通道，每个通道包含热光相位调制器和2微米间距的光栅【198】。分路和调制发生在与光栅发射器分开的层中，两个层通过偏移的45°全内反射镜连接。密集堆叠的OPA设计实现了非常大的填充因子（约95%）的发射区，同时通过3D布局减少了芯片的占地面积。该原型是一个单元格的一部分，单元格包括位于发射和分路/调制层下方的ASIC，用于控制调制器【193】。然后，这个单元格可以与互连器进行焊接，电气耦合通过焊料阵列完成，光学耦合通过3D ULI波导完成。尽管迄今为止的讨论主要集中在基于OPA的LiDAR，但波导到波导的耦合器也被用于实现焦平面开关阵列（FPSA）LiDAR【3】。与基于OPA的系统需要对每个发射器进行精确的相位和幅度控制不同，FPSA系统只需要一个发射器阵列，每个发射器具有一个开关机制，以及一个覆盖所有发射器的单一透镜来实现波束控制。具有高效率但相对较低对准容差的波导耦合器是理想的开关，可以减少C-SWaP（成本、尺寸、功耗和性能），并增加像素数量，从而提高性能。例如，图22f–h所示，带有MEMS设备的渐变耦合器已被作为开关应用于紧凑型FPSA【3】。通过使用这些开关，演示了一种具有16,384个像素的LiDAR系统（是之前记录的32倍），其具有广阔的视场（FoV，70° × 70°）、精细的寻址分辨率（0.6° × 0.6°）、窄波束发散角（0.050° × 0.049°）和随机访问波束寻址，操作速度在子MHz范围内【3】。尽管还需要进一步的实验来将所描述的技术应用于工业LiDAR系统，但它们突显了光子耦合器在提高C-SWaP方面的潜力，能够实现诸如相干源集成、微米级OPA发射器间距以及数量级更大的FPSA像素数等功能。回顾本文，讨论了使用边缘、光栅、渐变、自由形状和悬臂耦合器以及光学线焊接技术进行的互芯和芯内光耦合。文中探讨了通过光子集成电路（PIC）使用引导模式或自由形状通孔耦合光的方法，并在硅、玻璃和有机材料等不同基板材料的背景下进行了讨论。本文还讨论了这些耦合器在数据中心交换机封装、生物化学传感器、光学连接存储器、光学计算、集成量子光子学和LiDAR系统等相关应用中的当前和未来应用。通过展示的数据，有几个要点表明这些技术将在集成光子系统中发挥至关重要的作用。首先，本文讨论的互芯或倒装芯片光学耦合器能够消除光纤到芯片的接口以及与这些接口相关的制造挑战和低效问题。这在两个方面非常重要：连接密度（即总带宽）和成本。在连接密度方面，互芯光学耦合器突破了标准125 μm包层的SMF阵列所施加的每毫米8个连接的限制，允许连接密度超过每毫米100个连接——是原来的一个数量级的增加。能够平行扩展到光子封装的连接数量提供了增加总封装带宽的另一途径，同时可以扩展每个通道的波长数量、每个通道的极化、每个波长的比特率和每个通道的光学模式数量。另一个影响是光子封装制造成本——将互芯光学耦合器代替光纤到芯片的接口，可以使用自动拾放工具进行被动对准和组装，而不是使用主动对准和组装，这可以提高吞吐量并降低成本。第二个要点是理解每种互芯耦合类型在未来光子系统层次结构中可能发挥的作用，因为每种类型都有显著的权衡，正如图6所示。在材料集成方面，芯片到芯片、芯片到RDL，甚至芯片到互连器的连接中，连接密度需要最高且电气凸点最薄，渐变耦合器由于其紧凑的间距（<10 μm）、宽波长窗口（>100 nm）、低耦合损耗（<1 dB）以及远离边缘面的设计，提供了一个优化的解决方案，从而简化了封装和组装。通过使用多段渐变设计，可以将对准容忍度提高到1-2 μm以上，从而可以使用被动装配，剩余的缺点在于渐变长度和对BEOL定制的需求。由于长度部分是为了实现更宽的对准容忍度，随着拾放工具对准精度的不断提升，长度问题将得到解决，使得渐变长度可以缩短到适合绝热耦合所需的最短长度（通常对基于硅的器件小于100 μm）。BEOL定制问题也可以通过使用多层结构来克服，例如为SiPh芯片使用SiN，这样通过BEOL层的传输可以通过多个过渡来实现。考虑到这一点，渐变耦合器可以看作是光子封装中直接Cu-Cu键合的光子类比。事实上，当与混合键合结合使用时，渐变耦合器提供了可能的最高电子-光子连接密度。对于互连器到基板或基板到电路板的连接，自由形状耦合器非常适合——宽容许的垂直耦合间隙（20 μm到>700 μm）允许同时集成电气μm凸点，同时保持宽带、对准容忍操作，并且其间距比SMF阵列更紧密。需要解决的自由形状耦合器问题在于其制造工艺——它们通常需要采用与标准CMOS工艺流程不同的新材料或工艺的串行制造技术。由于使用的三种主要工艺是切割、热压印（TPP）和玻璃表面转印（GSL），因此需要通过继续开发热压印【313】或纳米压印（NIL）【314】来并行化这些工艺，后者已经用于创建3D光子器件【137】并被考虑用于大规模半导体制造【315】。一旦信号进入封装基板或电路板后，类似的自由形状耦合器可以用于可插拔的光纤到电路板连接器【316–319】，以相同的方式有效地实现光学扇出，就像电气扇出一样。
如上所述，并非所有应用都需要大量的连接，但这些应用仍然需要低成本的光学接口。正是对于这些应用，光学线焊接技术可能会发挥最大的作用，因为它们在克服高度定制化封装需求方面具有很大的灵活性。在所展示的技术中，印刷电路板（PWB）和3D ULI可能会成为最主流的技术。虽然PWB已经在制造流程中提供了自动化设计功能并商业化【320】，3D ULI代表了一种基板无关的方法，可以在基于玻璃的材料中创建完全嵌入式连接。对于这两种技术来说，所需的并不一定是并行化制造的方法（尽管这会很有用），而是减少此类连接的写入时间，使其与自动化（甚至手动）电气线焊接设备的连接时间相匹配（每个连接小于0.1秒）。目前的技术与这个目标相差大约2到3个数量级，这使得它们因每个连接的高成本而无法广泛使用。尽管如此，尽管这些工艺对于CMOS工艺流程来说是新的，但PWB和3D ULI已经能够在不改变前端工艺（FEOL）或将温度提高到超出后端工艺（BEOL）或前端工艺热预算的情况下，在代工制造的芯片上进行制造——这为展示完整的代工兼容性打下了一个良好的基础。这篇综述的第三个要点是，光子通孔仍处于研究与开发阶段，代表了一个尚未充分探索的领域，但它可能对芯片、封装和电路板级别的光子集成至关重要。在封装和电路板层面，光子通孔将需要发挥类似于有机封装基板中的核心、或玻璃或硅互连器中的TGV（通孔通道）和TSV（穿通孔）的作用，这些通孔与焊料和铜柱凸点协同工作，使电信号能够垂直地扩展到电路板上。换句话说，光子通孔可能需要与互芯光学耦合器协同工作，以实现完整的系统级光子集成。在这一层面上使用的通孔可能是自由形状的通孔，具有透明基板（如玻璃）或通过孔蚀刻的有机材料。在芯片层面，光子通孔可以允许在不接触芯片顶层或BEOL层的情况下，访问FEOL波导层，例如在生物化学传感或LiDAR应用中。或许更重要的是，紧凑型引导模式光子通孔可能为实现从设备级别到设备级别的光学连接电子设备提供机会。在这里，展示了这可能对堆叠DRAM芯片之间的光学连接存储器有所帮助。另一个推测性的使用案例是使用小于5微米厚的光子通孔，通过连接基于锗的光电探测器，在单片集成方案中实现阿秒（attajoule）级别的光学连接（10−18 J/bit），正如Miller所建议的那样【321】。因此，总体而言，考虑到3D光子封装领域的巨大研究，我们得出结论，互芯耦合器（即光学凸点）和芯内耦合器（即光子通孔）在光子集成电路（PIC）封装中具有与电气焊料凸点或电气通孔在电子封装中所带来的成本和性能提升相似的潜力。
