薄膜铌酸锂（TFLN）因其在高速光调制、低波导损耗和强非线性效应方面的优异性能，成为集成量子光子芯片的强大平台。然而，在TFLN光子芯片上实现紧凑且具有成本效益的单光子探测仍然具有挑战性。光子线焊接（PWB）是一种灵活的芯片间和芯片与光纤之间的光学互连技术。在本研究中，使用PWB技术实现了InGaAs/InP单光子雪崩二极管（SPAD）与TFLN光子芯片的混合集成。通过双光子聚合，制造了一种悬挂的聚合物波导，跨越超过300微米，用于连接TFLN双层耦合结构（DLCS）与SPAD的光敏区域，从而实现了TFLN光子芯片与SPAD之间的高性能光学耦合。实验结果表明，集成的SPAD在−30°C时具有13.8%的芯片内光子探测效率（PDE），暗计数率（DCR）为6 × 10−4 Hz/门，后脉冲概率（APP）为3%，时间抖动为370 ps。该工作表明，PWB为在TFLN光子芯片上实现单光子探测器的混合集成提供了一个便捷的解决方案，对于开发量子通信、量子信息处理和弱光传感的紧凑型低成本片上系统具有巨大潜力。双光子打印用---紫外钝感双光子打印胶水-全程技术支持--保证使用没问题
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文章名：Integration of InGaAs/InP Single Photon Avalanche Diode and Thin Film Lithium Niobate Photonic Chip via Photonic Wire Bonding作者：Xiaosong Ren, Yao Zhao, Zhengyu Yan, Yanli Shi, Zhiliang Yuan, Linhan Lin, Hong-Bo Sun, Yidong Huang, and Wei Zhang
1.引言
量子光子芯片提供了一种稳定且可扩展的方式来开发复杂的光子量子信息系统【1】。近年来，已经广泛探索了各种材料平台，包括二氧化硅【2】、硅【3】、磷化铟（InP）【4】、氮化硅【5】、薄膜铌酸锂（TFLN）【6,7】等。在这些材料中，TFLN因其在低波导损耗【8】、高速光调制【9】和强非线性效应方面的优异表现，吸引了广泛关注，并已被应用于一些量子光子学的应用。例如，TFLN光子芯片上的周期极化铌酸锂（PPLN）波导已经实现了自发参数下转换（SPDC）光子对源【10】，用于量子通信和成像。TFLN光子芯片上的高速光调制已被应用于量子密钥分发（QKD）中的编码/解码功能，增强了QKD的安全密钥率【11,12】。另一方面，TFLN材料不能支持单光子探测，限制了其在芯片上进行量子态测量的能力。因此，需要将单光子探测器与TFLN光子芯片进行混合或异质集成，以开发基于TFLN的量子光子芯片。在本工作中，我们重点关注在TFLN光子芯片上集成电信波段单光子探测器，因为TFLN光子芯片上的高速光调制更适用于量子光子学在光纤上的应用，如光子计数光时域反射计（OTDR）【13】和QKD【14】。
在量子光子学中常用的电信波段单光子探测器包括超导纳米线单光子探测器（SNSPDs）和单光子雪崩二极管（SPADs）。SNSPDs具有许多吸引人的特性，包括高探测效率、低暗计数、宽探测带宽、低时间抖动等。由于超导纳米线的厚度仅为几纳米，它们很容易在各种材料上集成。SNSPDs已被集成到TFLN光子芯片上，且报道的芯片内效率为20%–40%【15,16】。然而，SNSPDs的工作需要低温环境，这限制了它们在某些场景中的实际应用。InGaAs/InP SPADs通过热电子冷却器（TEC）在接近室温下工作，并已广泛应用于光纤传输的应用中。最近，InGaAs/InP SPADs在室温下的性能得到了显著提高，这为需要成本效益高且紧凑的单光子探测器的应用带来了希望【17,18】。InGaAs/InP与TFLN之间的大晶格不匹配限制了它们的异质外延集成。因此，InGaAs/InP SPADs与TFLN光子芯片的混合集成方法是扩展基于TFLN的量子光子芯片功能的重要课题。图1. InGaAs/InP单光子雪崩二极管（SPAD）与薄膜铌酸锂（TFLN）光子芯片通过光子线焊接（PWB）技术的集成方案及仿真结果。
a) TFLN光子芯片与SPAD通过PWB进行混合集成的示意图。
b) TFLN波导、双层耦合结构（DLCS）和PWB波导的纵向剖面及结构参数。
c) DLCS的顶视图，包括肋条的绝热渐变和多段条形渐变。
d) 不同弯曲半径下PWB波导的弯曲损耗仿真结果。结果显示，当弯曲半径大于90 μm时，弯曲损耗小于10−2 dB cm−1。
e) 在DLCS上不同氧化物层厚度（h）下，DLCS与PWB波导的耦合损耗仿真结果。
f) 全波FDTD仿真结果：
f-(i) 从TFLN波导到PWB波导的绝热模式转换。
f-(ii) 光子沿PWB波导传播，弯曲半径为100 μm。总插入损耗为0.27 dB。
光子线焊接（PWB）技术是一种基于双光子聚合的3D聚合物波导制造方法，为光子芯片提供了灵活的光学互连解决方案【19,20】。该技术实现了低损耗和对准容忍的芯片间或芯片与光纤的光学耦合【21,22】。然而，这项技术尚未应用于芯片与探测器之间的互连。目前尚不清楚PWB制造过程中使用的高功率飞秒激光是否会损坏探测器。大跨度悬挂波导具有足够的机械稳定性也是芯片与探测器连接的挑战。尤其是作为SPAD的混合集成技术，SPAD与TFLN光子芯片之间的低损耗光学耦合对于实现高光子探测效率至关重要。
在这项工作中，我们展示了通过光子线焊接（PWB）技术实现InGaAs/InP单光子雪崩二极管（SPAD）与薄膜铌酸锂（TFLN）光子芯片的混合集成，使用一段跨度超过300 μm的聚合物波导。TFLN芯片的光子电路制造在铌酸锂-绝缘体（LNOI）基板上，顶部铌酸锂层的厚度为400 nm。设计并制造了一个双层耦合结构（DLCS），作为TFLN波导末端与聚合物波导的接口。光子通过聚合物波导从TFLN波导引导到SPAD的光敏区域。集成的SPAD性能在−30°C下进行了测试，达到最高的芯片内光子探测效率为13.8%，暗计数率约为6 × 10−4 Hz/门，后脉冲概率约为3%，时间抖动约为370 ps。该工作表明，PWB提供了一种便捷的解决方案，用于InGaAs/InP SPAD和TFLN光子芯片的混合集成。该方法有潜力扩展到其他类型的量子光子芯片和单光子探测器。
2.方法与结果
2.1. 方案与仿真结果
InGaAs/InP单光子雪崩二极管（SPAD）与薄膜铌酸锂（TFLN）光子芯片通过光子线焊接（PWB）技术的集成方案如图1a所示。沿TFLN波导传播的光子通过TFLN波导末端的双层耦合结构（DLCS）耦合到PWB波导中。随后，PWB波导将光子垂直引导到SPAD的光敏区域进行探测。图1b和图1c分别展示了DLCS和PWB波导的纵向剖面和顶视图。
TFLN波导制造在LNOI基板上，基板具有400 nm厚的铌酸锂（LN）层和4.7 μm厚的埋氧化物（BOX）层。它是一个肋式波导，高度为200 nm，宽度为1 μm。为了保护TFLN波导并减少其传播损耗，沉积了1 μm厚的顶部氧化物（TOX）层。然而，DLCS上的TOX层需要去除，以增强DLCS与PWB波导之间的耦合效率。使用干法刻蚀去除DLCS上的TOX层。为了避免过度刻蚀损坏TFLN波导，采用精确控制的欠刻蚀条件，使得DLCS上的氧化物层厚度为h。
如图1c所示，DLCS具有一个渐变的肋条，从初始宽度1 μm逐渐变窄至w1，并结合了一个多段条形渐变，最终宽度为w2。此设计确保了绝热模式转换，使得光子能够高效地从TFLN波导转移到PWB波导。结构参数（w1、w2和渐变几何形状）根据参考文献[23]进行了优化。PWB波导设计为条形波导，横截面为3 × 3 μm，并具有弯曲半径r（图1a），用于将光子垂直引导至SPAD。
为了选择合适的PWB波导弯曲半径，通过商业光子仿真软件（Lumerical）模拟了不同弯曲半径（r）下的弯曲损耗，结果如图1d所示。可以看出，当弯曲半径超过90 μm时，弯曲损耗小于10−2 dB cm−1。在本研究中，选择了100 μm的弯曲半径，以确保PWB波导的弯曲损耗可以忽略不计。
DLCS上的氧化物层厚度（h）会影响TFLN波导和PWB波导之间的耦合损耗。通过有限差分时域法（FDTD）对不同h值进行了仿真，结果如图1e所示。结果表明，当h大于200 nm时，耦合损耗明显增加。考虑到光学性能和制造条件，在本研究中选择了50 nm的氧化物层厚度，以最小化耦合损耗，同时确保在去除DLCS上TOX时满足欠刻蚀条件。最后，使用优化的DLCS几何结构、r = 100 μm和h = 50 nm，通过全波FDTD方法模拟了集成方案中光传播的过程。如图1f所示，TFLN波导中的基本准TE模式（电场沿y轴偏振）通过DLCS绝热地转移到PWB波导。然后，PWB波导以高效率将光从x方向引导到z方向。最终实现了0.27 dB的总插入损耗，证明了基于PWB的混合集成方案的可行性。首先，按照以下过程制造TFLN光子芯片，其中包含波导和双层耦合结构（DLCS）：通过电子束光刻（EBL）去除工艺制造硬掩模，硬掩模由电子束蒸发（EBE）沉积的100 nm厚的铬（Cr）层组成。通过硬掩模定义，利用感应耦合等离子体（ICP）干法刻蚀技术制造肋式波导和其他芯片内光学电路，刻蚀深度为200 nm。接着，使用一层非晶硅（a-Si）作为掩模，非晶硅通过溅射、电子束光刻和ICP刻蚀制备，接着通过另一个ICP刻蚀工艺制造多段条形渐变（图1c）。通过等离子体增强化学气相沉积（PECVD）沉积1 μm厚的氧化硅（SiO2）层，作为波导的顶部包层。最后，使用反应离子刻蚀（RIE）去除DLCS上的氧化物层。图2a展示了带有DLCS和芯片内光束分配器（BS）的TFLN光子芯片的照片。插图是DLCS的扫描电子显微镜（SEM）图像。图2b展示了InGaAs/InP单光子雪崩二极管（SPAD）芯片的照片（由云南大学提供）。它具有直径为25 μm的圆形光敏区域。图2c展示了通过光子线焊接（PWB）技术集成TFLN光子芯片和SPAD的过程。TFLN光子芯片和SPAD分别安装在两个支架上。通过使用电动三轴平台，粗略对齐芯片上的DLCS位置和SPAD上的光敏区域，并确保适当的高度差。DLCS区域和SPAD光敏区域被均匀填充负调光刻胶（SU-8 2025）。预烘烤在95°C下进行60分钟。然后，使用飞秒激光直写技术（波长：780 nm，脉冲能量：40 pJ，重复频率：80 MHz）通过双光子聚合制造PWB波导。经过曝光后烘烤，将样品浸泡在丙酮中几秒钟，以溶解未曝光的光刻胶，留下连接TFLN光子芯片和SPAD的悬挂聚合物波导。图2d展示了通过此工艺制造的PWB波导的扫描电子显微镜（SEM）图像。其柔性使得即使在数十微米的横向错位下，仍能实现稳健的光学互连。如图2d-(i)所示，PWB波导具有超过300 μm的悬挂跨度。图2d-(ii)和图2d-(iii)提供了DLCS-PWB连接和PWB-SPAD连接的详细信息，显示PWB技术支持两个芯片之间稳定可靠的光学互连。
用于表征PWB集成SPAD的实验装置如图3a所示。采用1550 nm波长、脉冲宽度为5–10 ps、重复频率为10 MHz的被动锁模激光器作为光源。其输出光通过50:50光纤耦合器（FC）分为两条路径。在一条路径中，光送入光功率计（EXFO FTB-1750，± 5%不确定度）进行功率监测。在另一条路径中，光通过可调光衰减器（VOA，EXFO FTB-3500）衰减至单光子级别，然后通过光纤偏振控制器（FPC）和光纤阵列（FA）将衰减后的光耦合到TFLN光子芯片上。FPC用于控制光的偏振，并确保其耦合到TFLN波导的准TE模式。在TFLN光子芯片上，芯片内的光束分配器（BS）将输入光的一半引导到集成的SPAD，另一半引导到输出端口进行功率校准。SPAD由1.25 GHz正弦波门控信号驱动，信号来自与10 MHz激光同步的射频（RF）信号发生器。定制设计的印刷电路板（PCB）将射频信号与直流偏置电压结合，以实现SPAD的门控操作和淬火。SPAD输出信号通过读出电路进行处理，以提取雪崩脉冲。热电冷却器（TEC）用于控制TFLN-PWB-SPAD集成模块的工作温度。图2. TFLN-PWB-SPAD集成的制造过程和样品。
a) TFLN光子芯片的照片。插图：DLCS的扫描电子显微镜（SEM）图片。
b) InGaAs/InP单光子雪崩二极管（SPAD）芯片的照片（由云南大学提供）。它具有直径为25 μm的圆形光敏区域。
c) 基于PWB的混合集成过程：
(i) TFLN光子芯片与SPAD的对准；
(ii) 光刻胶填充和预烘烤；
(iii) 激光图案化；
(iv) 聚合物波导显影。
d) PWB波导的扫描电子显微镜（SEM）图像：
(i) PWB波导，跨度超过300 μm，连接DLCS和SPAD的光敏区域；
(ii) DLCS-PWB连接；
(iii) PWB-SPAD连接。
读出电路的示意图如图3b所示。SPAD的输出信号包含了正弦门控信号和雪崩脉冲的贡献。因此，首先使用1.25 GHz的带阻滤波器来抑制正弦门控信号。接着，使用2 GHz低通滤波器和额外的1.25 GHz带阻滤波器去除残留的谐波。经过滤波后的信号通过带宽为6 GHz的放大器进行放大。另一个2 GHz低通滤波器用于去除放大器的高频噪声。第二个放大器进一步放大雪崩脉冲信号，使得电压鉴别器能够检测到雪崩脉冲并将其转换为方波脉冲以进行光子计数。然后，这些方波脉冲被发送到时间到数字转换器（TDC，Swabian Time Tagger Ultra）进行时间相关单光子计数（TCSPC）。SPAD输出与激光同步信号之间的重合计数率用于表征PWB集成SPAD的光子探测效率（PDE）、暗计数率（DCR）和后脉冲概率（APP）。图3. 表征PWB集成SPAD的实验装置。
a) 在1.25 GHz正弦门控淬火下进行SPAD性能测试的光学和电气配置。
b) SPAD读出电路的示意图。带阻滤波器（1.25 GHz）和低通滤波器（2 GHz）用于抑制正弦门控信号和噪声，而放大器则增强雪崩脉冲。电压鉴别器将雪崩脉冲转换为数字脉冲以进行计数。
FC：光纤耦合器；VOA：可调光衰减器；FPC：光纤偏振控制器；TDC：时间到数字转换器；BS：光束分配器。2.4. 实验结果
PWB集成SPAD的芯片内光子探测效率（on-chip PDE）用 𝜂on-chip 表示，定义为在TFLN波导中传播的光子在到达DLCS之前，成功耦合到PWB波导并被SPAD探测的概率。其值由DLCS-PWB连接的耦合损耗（𝜂DLCS-PWB）、PWB波导的传播损耗（𝜂PWB）以及SPAD的固有效率（𝜂SPAD）共同决定，如方程（1）所示。
在实验中，芯片内光子探测效率（on-chip PDE）根据以下表达式进行测量【24】：其中，μ\muμ 是TFLN波导中在DLCS之前每个脉冲的平均光子数，PI 和 PNI 分别是照射门控窗口和非照射门控窗口的计数概率。
PWB集成SPAD的后脉冲概率（APP）用 PAPP_{\text{AP}}PAP 表示，可以通过以下公式计算【25】：其中，PDP_DPD 是在没有光注入SPAD的情况下测量的暗计数概率。R=125R = 125R=125 是门控频率（1.25 GHz）与激光重复频率（10 MHz）之间的比率。
PWB集成SPAD的实验结果如图4所示。对SPAD施加了一个1.25 GHz的正弦门控信号，并带有直流偏置。通过调节SPAD阴极上的直流偏置电压（VbiasV_{\text{bias}}Vbias），在−30°C下（由热电冷却器（TEC）控制）表征了SPAD的芯片内光子探测效率（on-chip PDE）、暗计数率（DCR）和后脉冲概率（APP）。如图4a所示，随着VbiasV_{\text{bias}}Vbias的增加，芯片内PDE上升，在Vbias=63.2V_{\text{bias}} = 63.2Vbias=63.2 V时达到最大值（13.8%），然后由于DCR迅速增加，PDE下降（图4b）。当VbiasV_{\text{bias}}Vbias超过63.2 V时，DCR快速上升，并伴随有APP的急剧增加（超过10%）（图4c）。在达到最大芯片内PDE的偏置电压下，SPAD的DCR约为6×10−46 \times 10^{-4}6×10−4 Hz，APP约为3%。为了表征PWB集成SPAD的时间抖动，我们基于图3a所示的设置进行了TCSPC测量。当芯片内PDE达到最大值（在Vbias=63.2V_{\text{bias}} = 63.2Vbias=63.2 V时为13.8%）时，SPAD的时间抖动约为373 ps，这是通过图4d中测量的重合峰的半峰全宽（FWHM）表示的。可以看出，PWB集成SPAD在单光子探测方面表现出合理的性能。为了展示PWB制造过程对SPAD可能产生的影响，我们测量了SPAD芯片在PWB制造过程前后的DCR，并将结果显示在支持信息中。结合图4中的结果，可以看出PWB制造过程不会对SPAD的性能产生明显的退化。
图4. PWB集成SPAD的性能表征。
a) 芯片内光子探测效率（on-chip PDE），
b) 暗计数率（DCR，Hz/门），
c) 后脉冲概率（APP）随偏置电压（VbiasV_{\text{bias}}Vbias）增加的变化。
d) 在Vbias=63.2V_{\text{bias}} = 63.2Vbias=63.2 V下（最大芯片内PDE已达到）通过TCSPC测量的激光同步信号和SPAD的单光子探测信号之间的重合峰。
在实验中，TFLN波导中DLCS之前每个脉冲的平均光子数的校准对于芯片内光子探测效率（on-chip PDE）的测量至关重要。实验中，设置中VOA之前的脉冲光功率通过功率计进行监测。光功率通过VOA进行衰减，并且TFLN光子芯片的光学损耗包括光纤与边缘耦合器之间的耦合损耗、芯片内光束分配器（BS）的分裂损耗以及TFLN波导的传播损耗。VOA引入的衰减为54 dB。TFLN光子芯片具有芯片内BS，其中一个输出端口连接到DLCS，与PWB波导进行接口，另一个输出端口连接到边缘耦合器，作为光损耗校准的监控端口。在SPAD表征之前，测量了TFLN光子芯片的输入端口和监控端口之间的总插入损耗，结果为12.3 dB。接着，测量了带有两个边缘耦合器的参考短波导的插入损耗为8 dB，表明光纤与该TFLN光子芯片之间的耦合损耗为每个面≈4 dB。因此，芯片的光学损耗引起的衰减估计为8.3 dB。因此，VOA之前和DLCS之前的总衰减为62.3 dB。根据在VOA之前监测到的光功率和总光衰减，可以确定DLCS之前的平均光子数为 μ≈0.25\mu \approx 0.25μ≈0.25。经过校准后，实验表征了性能，并根据公式（2）计算了芯片内光子探测效率（PDE）。
显然，本研究中提出的混合集成方案可以应用于其他类型的光子芯片，只要为PWB波导设计适当的芯片内耦合结构即可。我们将本研究中SPAD的性能与两篇关于InGaAs/InP SPAD在硅光子芯片上集成的最新研究进行了比较，如表1所示。在参考文献[26]的研究中，演示了一种基于缓冲层材料粘接和刻蚀的异质集成方案；在参考文献[27]的研究中，基于翻转芯片粘接实现了混合集成。在这两项研究中，波导光栅耦合器用于将光垂直耦合到SPAD中。我们的工作展示了通过PWB技术将InGaAs/InP SPAD与TFLN光子芯片混合集成。PWB集成的SPAD实现了13.8%的芯片内PDE，远高于这两项先前研究中的数值。PWB波导的灵活性放宽了芯片内波导与SPAD之间光学对准的要求。PWB技术还支持在光子芯片上并行集成多个SPAD。此外，我们的方案使用现成的SPAD芯片，甚至是预选的高性能芯片，来实现混合集成，确保了其在高性能下的广泛适用性。
表1. InGaAs/InP SPADs在光子芯片上的集成方案。值得注意的是，PWB集成的SPAD的性能具有进一步提升的潜力。在本研究中，额外的损耗来自于DLCS与PWB波导之间的耦合以及PWB波导中的缺陷。DLCS和TFLN波导的制造过程可以得到改进。例如，化学抛光工艺可以用来减少波导侧壁的粗糙度，从而降低波导损耗并增强耦合效率【28】。在PWB波导制造过程中，飞秒激光的曝光参数（脉冲能量、扫描速度）也可以优化，以减少缺陷，如局部聚合物聚集和表面不规则性（图2d-(iii)）。通过对淬火电路的一些优化，可以改善DCR性能。例如，可以实施主动死时间，通过增加非雪崩时间来抑制DCR【29】。测得的时间抖动（≈370 ps）受到读出电路中2 GHz低通滤波器的限制，这会截断雪崩信号的高频分量。采用超窄带干涉带阻滤波器可以在拒绝正弦门控信号的同时保留信号带宽，可能将抖动降低到<200 ps【30,31】。在本研究中，提出并展示了一种通过PWB将InGaAs/InP SPAD与TFLN光子芯片进行混合集成的方案。制造了一个跨度超过300 μm的悬浮聚合物波导，用于将光子从TFLN波导末端的DLCS引导到SPAD的光敏区域。PWB集成的SPAD在−30°C下实现了13.8%的芯片内光子探测效率（PDE），DCR为约6 × 10^−4 Hz/门，后脉冲概率（APP）为约3%，时间抖动为约370 ps。PWB波导的灵活性使得光学连接更加稳健，并大大放宽了光学对准的要求，使其成为在各种量子光子芯片上进行混合集成的有前景的解决方案。PWB技术还支持多通道光连接，因此也可用于将单光子探测器阵列集成到光子芯片上。通过优化DLCS和PWB波导的制造过程，并利用改进的淬火和读出电路，预计芯片内PDE、DCR和APP的性能可以进一步提升。这种混合集成方案为在TFLN平台上实现紧凑、成本效益高且可扩展的单光子探测提供了便利的方法。它在量子通信接收器和弱光传感等领域具有广泛的应用潜力，如单光子计数光时域反射仪（OTDR）和芯片级激光雷达（LiDAR）。 
