#减薄抛光
划重点:12寸硅片减薄抛光代加工,最薄15um,采用独家技术,可以有效提高良率
#4-8寸临时键合+减薄抛光+解键合一条龙--键合膜键合解键合摘要——我们首次展示了基于300mm GaN-on-silicon工艺的GaN芯片技术。该GaN芯片技术具有以下特点:(a)行业最薄的GaN芯片,其底部硅基板厚度仅为19 µm,采用完全处理、薄化和切割的300mm GaN-on-silicon晶圆,展现出出色的晶体管性能和性能指标;(b)行业首个集成功能完整的在芯片上集成的CMOS数字电路库,包括反向器、逻辑门、多路复用器、触发器和环形振荡器,采用单片集成的GaN N-MOSHEMT和Si PMOS工艺;(c)在TDDB(温度依赖电介质击穿)、pBTI(正偏温度稳定性)、HTRB(高温反向偏置)和HCI(热载流子注入)研究中,表明300mm GaN MOSHEMT技术能够满足所需的可靠性指标。这项研究展示的技术要素使得300mm GaN-on-silicon技术成为一种具有吸引力且能够满足高性能、高密度、高效率电力和高速/射频电子学要求的芯片技术。
#用于GaN外延的111SOI晶圆
#全国产SOI晶圆定制加工 #468寸50nm-15um热氧片
库存片:
220nmSI高阻-3umSIO2-675umSI 6寸8寸 用于薄硅硅光
3000nmSI高阻-3umSIO2-675umSI 6寸8寸 用于厚硅硅光
#尺寸4-8寸
#最小起订量1片
#热氧层厚度范围50nm-15um
#膜厚精度最高精度+-5nm
#厚膜SOI-减薄抛光工艺600nm到微米级,加离子束精修,超级高精度膜厚均匀性
#CavitySOI-带空腔SOI晶圆,光刻显影刻蚀键合制作SOI一条龙
#FDSOI -最薄顶层10nm,特殊工艺精修,粗糙度小,膜厚精度高
普通超薄:SMARTCUT+离子束精修
超级超薄:EPI+SMARTCUT+离子束精修
#超平硅片-TTV500nm
我们为客户提供晶圆(硅晶圆,玻璃晶圆,SOI晶圆,GaAs,蓝宝石,碳化硅(导电,非绝缘),Ga2O3,金刚石,GaN(外延片/衬底)),镀膜(PVD,cvd,Ald,PLD)和材料(Au Cu Ag Pt Al Cr Ti Ni Sio2 Tio2 Ti3O5,Ta2O5,ZrO2,TiN,ALN,ZnO,HfO2。。更多材料),键合(石英石英键合,蓝宝石蓝宝石键合)光刻,高精度掩模版,外延,掺杂,6寸DUVKRF电子束光刻等产品及加工服务(请找小编领取我们晶圆标品库存列表,为您的科学实验加速。
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I. 引言
随着计算解决方案在图形和服务器平台上的功率不断增加,以及5G/6G通信带来的数据速率的提升,氮化镓(GaN)和先进的3D封装技术在提供更好的性能、效率、集成度和密度方面扮演着越来越重要的角色,超越了现有的硅基和III-V基半导体技术。300mm GaN-on-silicon技术在高密度、高性能电力和高速/射频电子学方面表现出巨大的潜力,因其卓越的性能指标和将低电压至48V GaN与硅CMOS的集成能力。图1展示了GaN负载点电源解决方案的潜在发展,从分立的主板电压调节器(MBVR)到随着对更高功率密度、更好效率(例如,减少i²R传输损耗)和更紧密集成的需求增长的GaN功率芯片的芯片集成。在本研究中,我们展示了基于300mm GaN-on-silicon工艺实现GaN芯片技术所需的技术要素。
II. 超薄GaN芯片
图3展示了薄化和切割后的300mm GaN-on-silicon晶圆的照片,包括(b)晶圆的边缘和(c)晶圆中成功取出的芯片区域。该晶圆通过SDBG(隐形切割前磨削)工艺薄化和切割。图4(a-c)展示了从300mm GaN-on-silicon晶圆中获取的GaN芯片的SEM显微照片,显示出仅19 µm厚的底部硅基板。图5展示了来自图4中GaN芯片的GaN MOSHEMT(LG=30 nm,栅极-漏极几何结构变化)的ID-VG特性。图6展示了GaN MOSHEMT(LG=30 nm,LGD=1000 nm,LGFP=900 nm)从图4中的GaN芯片测得的ID-VD特性。图7展示了来自图4中GaN芯片的LG=30nm GaN MOSHEMT的Ron-BVDS和BVDS-LGD特性。
III. GaN MOSHEMT与CMOS数字电路的集成
图10展示了一个GaN N-MOSHEMT晶体管与单片集成的Si PMOS的TEM微图像。图12展示了一个由单片集成的GaN N-MOSHEMT和Si PMOS实现的反向器,展示了测量的反向器Vout-Vin响应和输入/输出波形。图13展示了一个NAND门的测量输出波形和(p,q)输入波形。图14展示了一个多路复用器(MUX),演示了测量的输出波形和(p,q)及选择输入信号的波形。图15展示了一个环形振荡器的布局,包含7213个反向器和214个分频器(由一系列D触发器组成),这些都使用相同的单片工艺实现。图16展示了用于GaN MOSHEMT的时间依赖性电介质击穿(TDDB)研究结果。
IV. 300mm GaN MOSHEMT可靠性
图16展示了用于GaN MOSHEMT的时间依赖电介质击穿(TDDB)研究结果。根据测量的参数(β、ASF、VAF),计算得到的Vmax为1.84V,对应于1000 mm(106 µm)宽度的晶体管,预计可实现10年的使用寿命,且在90℃下的故障率为百万分之一。图17展示了GaN MOSHEMT的正偏温度不稳定性(pBTI)研究结果,其中VT在饱和后稳定,并停止增加,Ron稳定在503 Ω-µm(相比初始值416 Ω-µm)。图18展示了在高温反向偏置(HTRB)研究中,施加压力电压VD,stress=72V、VG,stress=-1V对GaN MOSHEMT的影响。图19展示了热载流子注入(HCI)研究的结果,测量了不同压力电压和漏电流密度下GaN MOSHEMT的性能。
V. 总结
本研究首次展示了基于300mm GaN-on-silicon的GaN芯片技术。我们展示了行业最薄的GaN芯片,底部硅基板厚度仅为19 µm,来自完全处理、薄化和切割的300mm GaN-on-silicon晶圆,具有出色的晶体管性能和性能指标。首次展示了一个功能完整的集成在芯片上的CMOS数字电路库,采用单片集成的GaN N-MOSHEMT和Si PMOS工艺,实现了关键的CMOS功能。TDDB、pBTI、HTRB和HCI研究结果表明,300mm GaN MOSHEMT技术能够满足所需的可靠性指标。本研究展示的芯片技术要素推动了300mm GaN-on-silicon技术的发展,成为一种有吸引力的技术,适用于高密度、高性能、高效电力电子和高速/射频电子设备。
图1展示了GaN负载点电源解决方案的演变,从分立的主板电压调节器(MBVR)到GaN垂直功率芯片与GaN功率芯片集成的过程,随着对更高功率密度和效率的需求增长。
图2展示了GaN功率芯片的芯片集成示例:
(a) Foveros集成 [6],
(b) 下一代3D芯片集成 [7]。图3展示了以下内容的照片:
(a) 一片已薄化并分离的300mm GaN-on-silicon晶圆,
(b) 晶圆的边缘,
(c) 晶圆内部的一个区域(箭头指示已成功取出的一个芯片集成体(裸片)的位置)。图4展示了以下内容:
(a) 从图3中的300mm GaN-on-silicon晶圆上提取的GaN芯片集成体的倾斜SEM显微照片,显示了仅19 µm厚的高阻硅基底,
(b) 裸片边缘的SEM显微照片,
(c) 完全处理后的后端互联堆叠和前端GaN器件的横截面SEM显微照片。这是业内最薄的完全处理过的300mm GaN晶圆。
图4(d)展示了一个原型(自上而下的视图),该原型由一个顶部GaN芯片集成体翻转并连接到底部晶圆(插图:GaN芯片集成体连接到底部晶圆的示意横截面)。图5展示了从图4中的GaN芯片集成体测量得到的GaN MOSHEMT(LG=30nm,插图)晶体管的ID-VG特性。LG=30nm的GaN晶体管具有不同的几何结构:
(a) LGD=200nm,LGFP=150nm,RON=439 Ω-µm;
(b) LGD=1000nm,LGFP=900nm,RON=715 Ω-µm,具有低漏电流(漏电流小于3 pA/µm)。图6展示了从图4中的GaN芯片集成体测量得到的GaN MOSHEMT(LG=30nm,LGD=1000nm,LGFP=900nm)ID-VD特性:(a) 初始ID-VD特性,(b) BVDS测量,显示晶体管的阻断VDS为78V(@1µA/µm),(c) 在维持BVDS测量(最高至78V)后,稳定的ID-VD特性(与(a)相比变化小于2%)。
图7展示了从图4中的GaN芯片集成体测量得到的GaN MOSHEMT(LG=30nm,具有不同的LGD和LGFP)的(a) Ron-BVDS特性和(b) BVDS-LGD特性。
图8展示了从图4中的GaN芯片集成体测量得到的GaN MOSHEMT(LG=30nm,LGD变化)的功率性能指标FoM=Ron-QGG。
图9显示了GaN MOSHEMT晶体管的卓越射频(RF)性能,其中:
(a) 对于最短的LG为30nm的情况,fT/fMAX分别为212/304 GHz;
(b) 对于最长达130nm的通道长度,峰值fMAX超过200 GHz。
所有射频数据均来自图4中的GaN芯片集成体。
图10显示了一个GaN N-MOSHEMT晶体管的透射电子显微镜(TEM)图像,该晶体管与一个单体集成的Si PMOS一起,位于同一块300mm GaN-硅晶圆上。图11显示了(a)单体集成的Si PMOS晶体管(LG=180 nm,RON = 2411 Ω-µm,ION=0.35 mA/µm)和(b)GaN MOSHEMT晶体管(LG=180 nm,RON = 413 Ω-µm,ION=1.03 mA/µm)的ID-VG特性。图12显示了:(a)使用单体集成的Si PMOS和GaN N-MOSHEMT实现的反相器布局;(b)测得的反相器Vout-Vin响应;(c)测得的反相器输入/输出波形。
图13显示了一个使用单体集成的Si PMOS和GaN N-MOSHEMT实现的NAND门:(a)其布局;(b)输入(p,q)波形;(c)测得的输出波形,展示了正确的功能。
图14显示了一个多路复用器(MUX),其布局在(a)中,展示了(b)输入(p,q),选择信号以及正确的输出波形。
图15显示了一个环形振荡器的布局,包含7213个反相器阶段和一个214分频器,该振荡器使用单片集成的Si PMOS和GaN N-MOSHEMT工艺实现;(b)展示了每个阶段的反相器延迟,tinverter = 33 ps ± 2 ps(1σ),在300mm GaN-on-silicon晶圆上测得。图16显示了对GaN MOSHEMT栅极氧化物的时间依赖介质击穿(TDDB)研究结果:(a)Weibull图和β值提取;(b)面积缩放因子(ASF)的提取;(c)电压加速因子(VAF)。通过这些测得的参数,计算得出Vmax为1.84V,对应于宽度为1000 mm(106 µm)的晶体管,在90℃时,10年使用寿命下的故障率为百万分之一。图17显示了GaN MOSHEMT的正偏温度不稳定性(pBTI)研究结果:图(a)为晶体管阈值电压的时间变化,∆VT;(b)为时间斜率,n(t);(c)为晶体管导通电阻的变化,∆Ron。数据表明,VT在饱和到约0.43V后稳定,并停止增加,Ron稳定在503 Ω-µm(相较初始值416 Ω-µm增加21%)。这些结果指示了一个“烧机”过程,其中栅极诱导的陷阱被饱和。图18显示了在高温反向偏置(HTRB)研究中,对GaN MOSHEMT施加应力电压VD,stress=72 V,VG,stress=-1 V时,(a)晶体管的导通电阻稳定在∆Ron=+16%(相较于其初始值);同时,(b)晶体管栅极泄漏电流和(c)漏极泄漏电流在整个应力过程中保持稳定。这些结果表明了一种“烧机”过程,其中漏极诱导的陷阱被饱和。图19显示了热载流子注入(HCI)研究的结果,其中施加了应力电压VD,stress,以及不同的漏极电流密度ID,str用于GaN MOSHEMT。对应于IDstr=0.1 mA/µm的点是从ID,str范围为0.3至0.9 mA/µm的测量数据中推断出的。失效时间(TTF)是根据观察漏极电流变化∆ID为-20%的失效标准进行测量的,在VD=50 mV和VG=1.8 V下测量。研究表明,预计晶体管可以承受热载流子注入应力(1%时间),在VD> ~15V且IDstr<0.1 mA/µm的情况下,持续10年。