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摘要—芯片技术通过将具有独立知识产权（IP）和标准化表面的硅块组合，能够实现更高价值的异构微型化系统。芯片将在人未来的封装中发挥关键作用，因为它们允许分拆制造并提供一种具有成本效益的解决方案。然而，这项技术仍处于初期阶段，架构、设计和封装等方面仍需进一步研究。来自不同晶圆厂的芯片可能具有不同的互连表面处理，这意味着需要建立协调的键合工艺。当前研究的重点是三种不同类型的互连技术的制造与技术开发，这些技术可应用于芯片集成。我们报告了具有10 µm间距的混合键合、微凸点和纳米线芯片到晶圆键合技术的开发，应用于测试芯片集成设计。测试芯片设计用于键合在具有Cu/SiO2混合键合表面的硅基板上，适用于高性能计算应用。结果展示了针对每种芯片类型进行组装的工艺细节和表征。使用混合键合和微凸点表面的芯片成功地组装在一个基板上，展示了互连技术组合的基本可能性。

关键词—芯片集成、混合键合、微凸点、纳米线、芯片到晶圆键合

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2 、Institute of Electronic Packaging Technology, TU Dresden  Dresden, Germany

3、Fraunhofer Institute for Integrated Circuits IIS, Division Engineering of  Adaptive Systems  Dresden, Germany  Hopsch, Fabian

4、NanoWired GmbH  Gernsheim, Germany

I. 引言
在异构微电子系统中，对性能可扩展性、能效和设计灵活性的需求不断增长，这推动了从单片系统芯片（SoC）和标准系统封装（SiP）向模块化芯片集成设计（chiplet-based design）的转变[1]。特别是在高性能计算（HPC）领域，这种方法已经成为相对于单片系统扩展成本、产量限制、工艺约束和设计时间的先进解决方案。在芯片集成方法中，系统被划分为多个小型功能模块，这些模块可能在不同的晶圆厂制造，且基于不同的工艺节点。这种方法不仅促进了设计重用并加速了产品的上市时间，还由于芯片集成体积小而提高了产量[2, 3]。
尽管具有这些优势，芯片集成仍面临着标准化、热管理和可靠性等方面的挑战。根据最终系统的应用需求，芯片之间的互连间距会有所不同。某些标准已经发布，例如UCIe（通用芯片集成互连快速接口）[4]，其中规定了高级封装中微凸点的间距约为45 µm，而有机封装中的间距为75 µm。然而，由于需要超高密度的连接（每毫米平方数千个连接），HPC和AI加速器的间距要求更加苛刻。对于这种系统，10 µm及更小的间距是一个现实的选择，可以通过混合键合技术来实现[5]。
如果具有不同互连表面处理的芯片（如微凸点和混合键合）最终能够在不同的晶圆厂制造，那么一个关键问题就出现了：如何将它们集成到一个单一的基板上？通过将混合键合和微凸点芯片并排放置，是否可行构建一个可靠的系统？本研究的目的是展示适用于最小间距10 µm芯片集成的三种互连方法的最新技术进展，这些方法在具有统一表面（特别是Cu/SiO₂混合键合表面）的硅基板上实现芯片集成。本文展示了基于混合键合（Cu和SiO₂表面）、微凸点（Cu/SnAg）和纳米线（Cu）的芯片集成技术方案及其技术成果。有关这些技术的最新进展的更多信息，请参见我们之前的出版物[6-8]。

II. 实验程序
A. 芯片集成和基板晶圆设计
该设计涉及两种晶圆类型。一种晶圆设计包括基板（也称为底晶圆），另一种晶圆包括所有将被组装到基板上的芯片集成（也称为顶晶圆）。设计流程的设置使得晶圆的基础设计和加工可以用于三种不同的互连集成选项。这些集成选项包括混合键合、微凸点和纳米线互连。由于三种选项共享相同的基础工艺，因此这些工艺为三种集成选项提供了一个折中的优化设计。

芯片集成和基板晶圆的布局基准为10 µm的间距和5 µm的互连直径。布局包括三种不同的芯片集成尺寸以及相应的组装可能性：(9x9)、(4x4) 和(1x1) mm²区域。两种晶圆类型不包含任何CMOS层，它们是典型的测试硅晶圆，具有重分布层（RDL）结构。每个芯片集成可以通过菊花链结构进行电气测量，并且可以通过凯尔文结构进行单一通道的电气特性测试。图1展示了设计的概述。设计还包括了用于加工（例如切割、芯片到晶圆键合）、控制（例如叠加标记）和表征（例如自动探针的对准）互连的特定标记。

图1. 芯片集成测试设计：
a) (9x9)、(4x4) 和 (1x1) mm² 芯片集成的组装视图概述；
b) 带有测量垫的 (9x9) mm² 芯片设计；
c) 菊花链互连的放大图像，包括重分布层（RDL）和键合层。

设计的主要挑战是金属和介电表面的均匀分布，以便在氧化物刻蚀、铜电镀和铜/氧化物化学机械抛光（CMP）过程中取得成功的结果。为了实现这一点，设计流程还在功能结构之外添加了填充互连图案。因此，这一填充图案必须以对称的方式添加到两种晶圆上。填充垫需要在基板晶圆上有一个专门的对应物。因此，采用了专门的填充程序来平衡两个晶圆之间的填充分布。还实施了专门的组装设计规则检查，以确保芯片集成和基板晶圆之间的正确对准和兼容性。一个大型芯片集成（9x9 mm²）的尺寸大约包括80万个互连。菊花链RDL的结构宽度为7 µm，长度为17 µm。

在设计阶段，使用3D有限元方法（FEM）仿真进行了电阻提取。这使得能够估算即将进行的测量的预期电气值。预计单一的混合键合接触的电阻约为20 mΩ。同时，部分菊花链结构也通过FEM仿真进行提取，以便将测量结果与仿真结果对齐。

III. 晶圆制造
A. 基板晶圆的制造
晶圆的制造是在Fraunhofer IZM-ASSID的晶圆厂进行的。基板和芯片集成晶圆按照单一金属化Cu/氧化物工艺处理（如图2所示）。基板晶圆具有嵌入SiO₂中的铜垫的混合键合表面，这在本出版物中描述的所有键合类型中是相似的。芯片集成晶圆的键合层组成取决于主要的互连技术（混合键合、微凸点或纳米线），因此将在以下章节中详细解释。

基板晶圆的处理从硅晶圆开始，随后沉积TEOS氧化物（如图2（1）所示）。接着，施加一层薄的光刻胶，并进行激光直接成像（LDI）光刻，以图案化重分布层（RDL）的结构（如图2（2）所示）。然后，通过反应离子刻蚀工艺对氧化物进行刻蚀，接着去除光刻胶，沉积屏障层并进行铜种子层沉积（如图2（3, 4）所示）。在接下来的步骤中，进行铜电镀并执行化学机械抛光（CMP）以实现晶圆平整化（如图2（5, 6）所示）。此时，RDL层的处理已完成。为了在氧化物刻蚀停止时防止铜氧化，并在沉积下一层TEOS氧化物时提供保护，SiN被沉积在RDL层上（如图2（7）所示）。形成混合键合层的后续处理步骤与RDL层的处理相似。最终的CMP过程至关重要（如图2（10）所示），因为它旨在获得一个高度平整的表面，具有低氧化物粗糙度和铜垫的特定凹陷。

B. 混合键合芯片集成的制造
混合键合芯片集成的芯片制造过程与基板晶圆的制造过程相似，如图2所示。在完成第二层单一金属化的CMP后，进行光学检查、层厚度测量和拓扑测量以进行过程控制。为了实现成功的混合键合，键合界面必须满足以下标准：清洁和平整的表面，无突起材料，氧化物介电层的表面粗糙度小于5 Å (Ra)，铜垫的凹陷深度小于20 nm。后者是特定于样品的，取决于铜垫的几何形状和退火条件。氧化物的粗糙度（图3a）和铜垫的凹陷深度（图3b）通过原子力显微镜（AFM）进行监控。AFM测量在每个用于混合键合的晶圆的三个位置进行：中心、半径和边缘。对于氧化物粗糙度的监控，选择了(3x3) µm²的扫描范围，分辨率为(512x512)像素，见图3a。铜垫的凹陷深度从峰到峰测量，提取SiO₂表面和铜垫凹陷之间的高度差，如图3b所示。AFM测量显示，整个300 mm芯片集成晶圆的CMP结果均匀：Ra均值为1.9 Å（标准偏差0.2 Å；84次测量），铜垫凹陷均值为8.43 nm（标准偏差2.03 nm；240次测量），共测量了七个晶圆。

在CMP后过程控制完成后，芯片集成晶圆通过隐形切割（stealth dicing）进行切割。隐形切割过程及其相较于传统刀片切割的优势在[8-10]中有详细描述。在激光切割过程中，在不同深度的硅晶圆内引入了目标缺陷。随着胶带的扩展，硅晶圆会沿着这些缺陷断裂。除了小型芯片尺寸（边长小于6 mm）外，晶圆的厚度也会影响切割过程。相比标准的厚（775 µm）硅晶圆，较薄的硅晶圆表现出更均匀的分离轮廓。晶圆上不同芯片集成尺寸的布局也会影响断裂波在胶带扩展过程中的传播。其他芯片集成的区域可能会妨碍断裂波的传播，如图4（a到c，减小芯片尺寸所示）。因此，为了在整个晶圆上实现每个芯片集成的均匀切割，必须精确地放置目标缺陷，并根据布局和晶圆厚度进行调整。

III. 晶圆制造
A. 基板晶圆的制造
晶圆的制造是在Fraunhofer IZM-ASSID的晶圆厂进行的。基板和芯片集成晶圆按照单一金属化Cu/氧化物工艺处理（如图2所示）。基板晶圆具有嵌入SiO₂中的铜垫的混合键合表面，这在本出版物中描述的所有键合类型中是相似的。芯片集成晶圆的键合层组成取决于主要的互连技术（混合键合、微凸点或纳米线），因此将在以下章节中详细解释。

图2. 测试基板晶圆的制造流程示意图，带有混合键合层表面处理：

1. SiO₂沉积；

2. 光刻胶涂布并图案化RDL；

3. SiO₂刻蚀；

4. 去除光刻胶、沉积屏障层和种子层；

5. 铜电镀；

6. CMP抛光；

7. SiN和第二层SiO₂沉积；

8. 光刻胶涂布并图案化键合层；

9. 去除光刻胶、沉积屏障层和种子层，铜电镀；

10.混合键合层的CMP抛光。

基板晶圆的处理从硅晶圆开始，随后沉积TEOS氧化物（如图2（1）所示）。接着，施加一层薄的光刻胶，并进行激光直接成像（LDI）光刻，以图案化重分布层（RDL）的结构（如图2（2）所示）。然后，通过反应离子刻蚀工艺对氧化物进行刻蚀，接着去除光刻胶，沉积屏障层并进行铜种子层沉积（如图2（3, 4）所示）。在接下来的步骤中，进行铜电镀并执行化学机械抛光（CMP）以实现晶圆平整化（如图2（5, 6）所示）。此时，RDL层的处理已完成。为了在氧化物刻蚀停止时防止铜氧化，并在沉积下一层TEOS氧化物时提供保护，SiN被沉积在RDL层上（如图2（7）所示）。形成混合键合层的后续处理步骤与RDL层的处理相似。最终的CMP过程至关重要（如图2（10）所示），因为它旨在获得一个高度平整的表面，具有低氧化物粗糙度和铜垫的特定凹陷。

B. 混合键合芯片集成的制造
混合键合芯片集成的芯片制造过程与基板晶圆的制造过程相似，如图2所示。在完成第二层单一金属化的CMP后，进行光学检查、层厚度测量和拓扑测量以进行过程控制。为了实现成功的混合键合，键合界面必须满足以下标准：清洁和平整的表面，无突起材料，氧化物介电层的表面粗糙度小于5 Å (Ra)，铜垫的凹陷深度小于20 nm。后者是特定于样品的，取决于铜垫的几何形状和退火条件。氧化物的粗糙度（图3a）和铜垫的凹陷深度（图3b）通过原子力显微镜（AFM）进行监控。AFM测量在每个用于混合键合的晶圆的三个位置进行：中心、半径和边缘。对于氧化物粗糙度的监控，选择了(3x3) µm²的扫描范围，分辨率为(512x512)像素，见图3a。铜垫的凹陷深度从峰到峰测量，提取SiO₂表面和铜垫凹陷之间的高度差，如图3b所示。AFM测量显示，整个300 mm芯片集成晶圆的CMP结果均匀：Ra均值为1.9 Å（标准偏差0.2 Å；84次测量），铜垫凹陷均值为8.43 nm（标准偏差2.03 nm；240次测量），共测量了七个晶圆。

图3. CMP后芯片集成晶圆键合界面的AFM测量：
a) 在SiO₂表面进行的粗糙度测量，测量范围为(3x3) µm²；
b) 在菊花链区域进行的拓扑测量，混合表面由嵌入SiO₂中的铜结构组成。

在CMP后过程控制完成后，芯片集成晶圆通过隐形切割（stealth dicing）进行切割。隐形切割过程及其相较于传统刀片切割的优势在[8-10]中有详细描述。在激光切割过程中，在不同深度的硅晶圆内引入了目标缺陷。随着胶带的扩展，硅晶圆会沿着这些缺陷断裂。除了小型芯片尺寸（边长小于6 mm）外，晶圆的厚度也会影响切割过程。相比标准的厚（775 µm）硅晶圆，较薄的硅晶圆表现出更均匀的分离轮廓。晶圆上不同芯片集成尺寸的布局也会影响断裂波在胶带扩展过程中的传播。其他芯片集成的区域可能会妨碍断裂波的传播，如图4（a到c，减小芯片尺寸所示）。因此，为了在整个晶圆上实现每个芯片集成的均匀切割，必须精确地放置目标缺陷，并根据布局和晶圆厚度进行调整。

图4. 隐形切割和扩展后芯片集成晶圆的光学检查。每片晶圆的单独芯片尺寸：
a) 芯片 (9x9) mm²；
b) 芯片 (4x4) mm²；
c) 芯片 (1x1) mm²。

C. 纳米线键合芯片集成的制造
用于纳米线键合的芯片集成晶圆采用平整的Cu/SiO₂ RDL晶圆制造（如图2（6）所示）。

图5. 带有纳米线凸点的芯片集成晶圆制造流程示意图：

1. 平整化的Cu/SiO₂ RDL晶圆；

2. 屏障层和种子层沉积；

3. 光刻胶涂布、图案化和铜垫电镀；

4. 膜应用和纳米线电镀；

5. 去除膜和光刻胶，清洗；

6. 光刻胶涂布和图案化；

7. 去除种子层和屏障层，去除光刻胶。

纳米线凸点形成的工艺步骤如图5所示，并遵循我们之前的研究中报告的方案[6, 11, 12]。铜纳米线的平均直径为100 nm，通过电镀方式沉积在铜垫（垫高为2 µm）上，电镀温度低于50°C，采用孔隙率为30%的聚碳酸酯膜（步驟4）。为了最终的湿法刻蚀屏障层和种子层（步骤7），需要通过图案化的光刻胶保护纳米线凸点（步骤6）。这一过程要求精确的对准标记用于光刻步骤和叠加控制。图6展示了在去除膜和光刻胶后的芯片集成晶圆上的纳米线凸点扫描电子显微镜（SEM）图像，目标纳米线的平均长度为3.5 µm。

图6. 带有纳米线凸点的芯片集成晶圆，纳米线的平均长度为3.5 µm，直径为100 nm。

D. 微凸点键合芯片集成的制造
带有微凸点的芯片集成晶圆的处理是作为一系列步骤在Cu/SiO₂ RDL上进行的（图2中的步骤10）。为了开始微凸点的处理，首先通过受控湿法刻蚀工艺在铜垫上生成微小的拓扑结构，这对于后续的光刻步骤中层对层的精确对准是必需的。随后，沉积了Ti屏障层（20 nm）和Cu种子层（100 nm）。微凸点的光刻通过激光直接成像（LDI）进行。电镀步骤、光刻胶去除以及铜种子层和Ti屏障层的各向同性湿法刻蚀作为最后步骤完成。加工流程如图7所示。焊料电镀的直径约为6.2 µm，略大于铜垫的直径。近共熔SnAg焊料层的电镀厚度在2到8 µm之间，而镍层的电镀厚度在0.5到1 µm之间。图7中的处理流程在第7步或第8步结束，并通过聚合物嵌入进行最后处理。

图7. 带有微凸点的测试芯片集成晶圆制造流程示意图：

1. Cu/SiO₂垫表面；

2. 铜垫上的拓扑结构；

3. 屏障层和种子层沉积；

4. 光刻胶涂布；

5. 光刻胶曝光和显影；

6. SnAg电镀（部分晶圆有镍和SnAg层）；

7. 去除光刻胶，刻蚀屏障层和种子层；

8. 聚合物涂覆。

最后一步有助于防止在细间距微凸点中出现铜侧壁丧失的问题，这是细间距微凸点的一个挑战。铜侧壁丧失在我们之前的研究中有报道[7]。图8展示了第7步后微凸点电镀的结果。

图8. 带有微凸点的测试晶圆的扫描电子显微镜（SEM）倾斜视图。

为了避免在键合过程中可能的短路问题，一些晶圆额外涂覆了聚合物。这种聚合物微凸点的相应键合类型也称为混合键合，因为聚合物可以与基板晶圆的氧化物键合，而焊料则可以与铜垫键合。表面平整化可以通过CMP或飞切工艺高效完成，如[13, 14]所述。在本研究中，飞切方法被用于几片微凸点晶圆的平整化（图9）。整体飞切程序需要进一步优化，以增强焊料开口的均匀性，并减少表面粗糙度，从而改善后续键合的质量。因此，选择了不带聚合物的微凸点进行本章IV-C节中描述的键合测试。

图9. 聚合物/焊料表面飞切平整化的结果。

IV. 键合结果
A. 混合键合
在对芯片集成和基板晶圆进行CMP处理后，它们将被准备好进行D2W混合键合。芯片集成晶圆通过隐形切割和胶带扩展进行分割（图10（C_1）），然后进行清洁，以去除切割环境中的松散颗粒（图10（C_2））。芯片集成和基板晶圆的键合界面通过等离子体激活（图10（C_3，I_1））和水合作用（图10（C_4，I_2））进行处理。水合作用步骤（图10（C_4，I_2））和D2W混合键合（图10（5））是连续进行的，因为它们时间敏感。温度退火在氮气氛围下进行，分为两个温度步骤，150°C和300°C，退火时间为2小时（图10（6））。该过程可作为批量处理用于多个D2W混合键合晶圆。

图10. D2W混合键合工艺示意图。芯片集成晶圆准备：
C_1) 隐形切割和胶带扩展，
C_2) 湿法清洁，
C_3) 等离子体激活，
C_4) 湿法激活。
基板晶圆准备：
I_1) 等离子体激活，
I_2) 湿法激活。
5) D2W混合键合，
6) 键合晶圆的批量退火。

键合结果通过对准精度、电气连接性和连接的一致性进行研究。图11a展示了退火后的300 mm晶圆，上面有（9x9）和（4x4）mm²的芯片集成。除了完整晶圆的组装外，芯片集成也在试验板级别进行了混合键合，见图11b。通过扫描电子显微镜（SEM）拍摄的横截面图像（图11c）显示了键合界面的铜对铜连接。由于材料对比，RDL和键合层之间的Ti屏障层在横截面中呈现黑色。

图11. 混合键合结果：
a) 晶圆级别，
b) 试验板级别，
c) 横截面扫描电子显微镜（SEM）图像。

Kelvin结构的电气测试通过使用半自动晶圆探针进行四探针测量。在37个（9x9）mm芯片集成的单独组装上测量了Kelvin电阻。单个混合键合通道的Kelvin电阻为（18 ± 3）mΩ，与理论估算值（20 mΩ）相符。菊花链两点探针测量的结果如图12所示。它展示了三种不同链路尺寸的示例电阻值：3580链路对应的电阻为（131.9 ± 42.0）Ω；8530链路对应的电阻为（312.8 ± 35.4）Ω；8950链路对应的电阻为（326.3 ± 36.6）Ω。这对应的互连电阻为36 mΩ。一个链路应视为一个互连。这个值比Kelvin单一互连电阻要高，这是由于Kelvin测量中未考虑线路电阻。

图12. 多行菊花链电阻。

B. 纳米线键合
在晶圆级处理后，晶圆被切割为（4x4）mm²的芯片集成，然后使用异丙醇、去离子水和柠檬酸在室温下进行清洗。键合过程按照图13中所示的工艺进行，使用Panasonic FCB-3翻转芯片工具，配有基板基板晶圆的小型试验板。随后，得到的叠层可选择在300°C的氮气氛围中进行退火，使用Pink Vadu 200回流焊炉。键合质量的初步表征通过使用Dage 4000键合测试仪，在100 kgf负载单元下，以50 µm/s的测试速度进行芯片剪切强度测试。

图13. 纳米线到垫片D2W键合的键合和退火工艺曲线。

初步的芯片到试验板键合结果显示剪切强度低于2 MPa，表明此时接头质量较差。然而，纳米线到纳米线键合实验的结果显示，在接头剪切强度方面具有良好的前景。对于超过350 N的键合力，在约190°C的界面温度下施加几秒钟，所得到的芯片剪切强度超过40 MPa。图14显示了这种互连的横截面扫描电子显微镜（SEM）检查结果。

图14. 纳米线到纳米线互连的扫描电子显微镜（SEM）检查。

C. 微凸点键合
为了评估微凸点键合的可行性，初步的键合设置使用了不带聚合物嵌入的微凸点测试芯片集成（4x4）mm²。电镀堆叠高度为0.5 µm的镍和5 µm的SnAg。凸点的直径和间距分别为6.2 µm和10 µm。由于芯片之间的间隙小且细间距为10 µm，使用不清洁的助焊剂可能会导致残留物和桥接现象【15】。因此，为了避免这些问题，采用了无助焊剂键合作为可行方案。为了实现这一点，进行了一种适当的湿法清洁程序，以去除底部基板上的铜氧化物和芯片集成上的锡氧化物。之后，微凸点芯片集成被放置到带有铜垫的Cu/SiO₂基板上，并使用Panasonic FCB-3翻转芯片键合机在室温下进行键合。键合后立即在由甲酸和氮气组成的还原气氛中进行回流。温度以每秒2 K的速率升高，直到达到锡银合金的熔点，并在没有停留时间的情况下缓慢冷却。

图15. 光学剪切模式研究：
(a) 基板侧；
(b) 微凸点芯片集成侧。

在10个键合样品上进行的芯片剪切测试显示，剪切强度范围为44至50 MPa，这个值与文献中对细间距微凸点互连的结果非常一致【16-18】。剪切后的样品也通过光学分析来检查芯片集成和基板区域，如图15所示。图15a显示了基板侧的光学分析，表明剪切测试后铜垫上残留的焊料或可能的互金属化化合物（IMC）。这清楚地表明铜垫已经被润湿，但光学分析提供的信息有限。因此，图16展示了一个样本的横截面分析，显示了成功键合的微凸点芯片集成在Cu垫上的混合表面Cu/SiO₂中。这个互连的放大图像显示了互金属化相（IMC）在两侧的形成：顶部是Ni-Sn IMC，底部是Cu-Sn IMC。这些IMC被认为是Ni₃Sn₄和Cu₆Sn₅。界面Cu₆Sn₅和Cu之间也能看到一层薄薄的Cu₃Sn IMC【19】。这些结果表明，选择的键合工艺能够成功地进行键合，但不会使基板侧的铜垫完全转化为IMC。

图16. 横截面扫描电子显微镜（SEM）检查：微凸点芯片集成在Cu/SiO₂基板上的组装：
a) 键合微凸点的一排；
b) 放大视图。

D. 综合键合技术
三种呈现的键合技术——混合键合、纳米线键合和微凸点键合——对表面条件和键合工艺有不同的要求。对于10 µm间距，微凸点和混合键合互连获得了最佳的处理和键合结果。当在同一基板上结合两种或更多的键合技术时，必须仔细考虑它们的键合顺序。例如，混合键合要求一个平整的键合界面，高表面清洁度，没有突起的材料，低表面粗糙度，并且有一个定义好的铜凹陷。微凸点键合则要求一个清洁的且可润湿的铜表面以及无助焊剂的键合工艺。尽管所有键合技术在10 µm以下的间距下都要求表面清洁，混合键合的要求是最为严格的。此外，在焊料互连方面，需要考虑在长期等温存储过程中形成的IMC。当将混合键合的退火条件（例如，300°C下退火2小时）应用于这么小的微凸点时，整个互连将转变为IMC，并且铜层可能会完全被消耗掉。这是不可取的，因为它可能导致铜垫侧的分层和可靠性问题。因此，混合键合互连的退火应先于微凸点键合。

由于其出色的结果，混合键合和微凸点键合被选择用于展示联合芯片集成键合技术，相关内容在前述小节中已有描述。首先，在试验板级别进行芯片集成的混合键合表面组装和退火。然后，将带有微凸点的芯片集成键合到相同的基板试验板上，键合时间较短。图17展示了带有两种D2W键合技术的基板试验板：混合键合和微凸点键合。图中（9x9）mm²的芯片集成通过混合键合，（4x4）和（1x1）mm²的芯片集成则通过微凸点技术键合在同一基板试验板上。微凸点芯片集成的横截面显示了由焊料接头形成的典型间隙高度，见图17c。横截面平面中未观察到焊料桥接或开路现象。这表明具有不同尺寸和不同凸点/垫片表面处理的芯片集成可以在同一基板上成功键合。

图17. 三种不同尺寸的芯片集成和两种D2W键合技术组合在同一基板试验板上。
a) 试验板的俯视图和扫描电子显微镜（SEM）图像：
b) 混合键合互连，
c) 微凸点互连。

V. 结论
本研究描述了测试芯片集成在带有Cu/SiO₂混合键合表面的硅基板上的晶圆制造和细间距D2W键合的结果。制造了三种不同互连类型的芯片集成：Cu/SiO₂混合键合垫片、铜纳米线和Cu/Ni/SnAg微凸点。设计的互连直径为5 µm，间距为10 µm。芯片集成的尺寸分别为（1x1）、（4x4）和（9x9）mm²。

混合键合和微凸点键合的结果成功，显示了精确的键合，无短路或开路现象。单个混合键合互连的测量电阻为（18 ± 3）mΩ。首次成功将两种互连技术的芯片集成结合在一个基板上。实现这种组合的主要要求是调节组装步骤，并仔细调整键合工艺。

接下来的步骤是进一步优化细间距纳米线键合技术，并进行所有技术的联合电气表征和可靠性测试。