薄膜硅光：常见厚度220nmSi-3umSiO2-675umSi(有库存)，可以定做其他厚度，同时也有单高阻SOI晶圆用于异质集成（异质集成PD）,双高阻SOI晶圆用于CPO

厚膜硅光：常见厚度3000nmSi-3umSiO2-675umSi(有库存)，该工艺为芬兰VTT公司提出，与OKEMTIC公司合作开发，目前我单位在6寸上可以达到与OKemetic同样器件层厚度精度+-100nm

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Brett Berger,1, 2 Johannes M. Fink,1, 2, 3 and Oskar Painter1, 2

1、Kavli Nanoscience Institute and Thomas J. Watson Laboratory of Applied Physics, California Institute of Technology, Pasadena, CA 91125

2、Institute of Quantum Information and Matter, California Institute of Technology, Pasadena, CA 91125

3、Institute of Science and Technology Austria, 3400 Klosterneuburg, Austria

近年来，使用微波超导量子比特硬件，在实验量子信息科学领域取得了显著进展【1, 2】。这些设备由约瑟夫森结（JJs）和线性电路元件组成，通常与高 Q 超导微波腔耦合，从而实现了微波版本的腔量子电动力学——即所谓的电路量子电动力学（circuit QED）【3–5】。transmon 量子比特【6–8】的出现提供了一个强大且可扩展的电路量子电动力学构建模块。通过利用小的模式体积和大的真空耦合速率，电路量子电动力学系统已进入强耦合领域【5, 9】、实现了最先进的门保真度【10】，并用于执行量子误差检测和纠正【11, 12】。

将电路量子电动力学工具箱与其他物理或技术相关系统——例如腔光机械系统【13, 14】——进行接口，需要在兼容的材料系统上实现可扩展的制造技术。电路量子电动力学社区中的许多研究集中于开发实现长量子比特寿命和小退相干率的制造方法【15–17】。由于蓝宝石具有良好的微波特性，这项工作主要采用铝-蓝宝石（AOS）材料系统。在 AOS 材料系统中，已经出现了两种主要的方法：所谓的平面方法，其中量子比特与片上谐振器耦合【18】，以及 3D 腔方法，其中量子比特与 3D 箱形腔耦合【19】。前者提供了更高的设备密度和更多的集成，而后者则提供了更长的相干时间。

在这里，我们展示了针对平面硅基超导电路【20–22】的可扩展制造技术，这些电路获得了与平面蓝宝石对应物相似的 transmon 量子比特相干时间和门保真度【10, 18】。我们注意到，最近在 3D 腔体背景下，硅基量子比特的类似工作也已进行【23】。此外，我们还展示了在硅基绝缘体（SOI）上制造和表征的超导量子比特，其相干时间比该材料系统先前的工作提高了 20 倍【24】。这些 SOI 量子比特的制造方法不仅实现了高质量的量子比特，而且与其他光子学、电子学和 MEMS 元件在同一 SOI 基底上的集成兼容。

我们的量子比特设计（如图 1(b) 所示，图 2(c) 中的示意图）基于 Xmon 量子比特【18】。在我们的高电阻硅（Si）和 SOI 设备中，一个长方形电容与读取谐振器和 XY 控制线电容耦合；该电容通过 SQUID 回路连接到地面（图 1(c)），并且该回路与直流控制线感应耦合，从而允许量子比特频率调谐【18】。我们的读取谐振器由 λ/4 同轴波导谐振器组成，通过传输线感应耦合，从而实现量子比特的色散读取【18】。我们实现了（Si，SOI）的测量参数：fq = ωq/2π = （4.962，5.652）GHz，η/2π = （-260，-300）MHz，ωr/2π = （6.868，7.143）GHz，χ/2π = （1.2，3.5）MHz，其中 ωq = ω10 是量子比特过渡频率，η = （ω21−ω10）是非谐性，ωr 是读取谐振器频率，2χ = ωr,|0i −ωr,|1i 是色散位移。这些测量值意味着在 transmon 极限（EJ ≫ EC）下，约瑟夫森能量 EJ /h = （13.1，14.8）GHz，其中 ¯hωq ≈ √ 8EJEC − EC 和充电能量 EC ≈ −¯hη，以及真空量子比特-谐振器耦合速率 g/2π = （135，177）MHz，其中 g ≈ √ −∆χ（1 + ∆/η），∆ = ωq −ωr。我们的读取谐振器具有内在和外在耦合 Qs，Qi = （5.8，45.8）× 103 和 Qe = （12.9，6.1）× 103，分别在单光子数的腔内进行测量。这些值接近设计值和预期值，除了 Si 上读取谐振器的内在 Qi，这个值比我们之前在 Si 上进行的谐振器-only 测试所预期的值小两个数量级。我们观察到该样品的读取谐振器出现了频率抖动的证据，这可能解释了使用扫频测量时对 Qi 的低估。

图 1. 量子比特制造过程和 SOI 器件的 SEM 图像。
(a) 五步制造过程，如文中详细描述。标有 (*) 的步骤在 Si 量子比特制造过程中省略。
(b) SOI 量子比特的 SEM 图像。浅灰色（深灰色）区域为铝（暴露的硅）。黄色轮廓标示了 HF 蒸气释放的刻蚀前沿，刻蚀前沿大约延伸 100 µm 进入地面平面，以便将量子比特与有损的 Si-SiO2 界面隔离。红色框表示设备的 SQUID 回路区域。
(c) SQUID 回路的放大图，由双角度蒸发过程形成。绿色框框定了一个结点。“绷带”区域在文中有所描述，作为量子比特电容和地面平面上的较暗方块可见。
(d) 单个约瑟夫森结的放大图。每个结点的近似面积为（200 nm）²，对应于文中描述条件下的零偏置约瑟夫森电感 LJ,0 = 22 nH 每个结点。这里微弱可见的微小暗圆点是刻蚀孔，允许 HF 蒸气释放。橙色箭头指向其中一个孔。

我们的制造过程是一个多层过程，如图 1(a) 所示。我们从一个 10 mm × 10 mm 的芯片开始，材料可以是 Si [浮区（FZ）生长，厚度 525 µm，电阻率 > 10 kΩ·cm] 或 SOI [Si 器件层：FZ 生长，220 nm，电阻率 > ∼ 3 kΩ·cm；BOX 层：3 µm，二氧化硅；Si 支持层：楚克拉尔斯基生长，750 µm，电阻率 > ∼ 5 kΩ·cm]。然后，我们执行以下主要制造步骤（从图 1(a) 从左到右）：(i) 使用 C4F8/SF6 感应耦合等离子体反应离子刻蚀（ICP-RIE）在器件层上刻蚀 50 nm 半径的孔，以便在下述步骤 (v) 中进行释放；(ii) 电子束蒸发 120 nm 的铝（Al），蒸发速率为 1 nm/s，用于定义地面平面、量子比特电容和读取谐振器；(iii) 双角度电子束蒸发 60 nm 和 120 nm 的铝（Al），蒸发速率为 1 nm/s，并在 5 mbar 压力下进行 20 分钟的氧化，然后在 10 mbar 压力下进行 2 分钟的氧化，以形成约瑟夫森结（JJs）；(iv) 进行 5 分钟的氩离子刻蚀，并蒸发 140 nm 铝，形成一个“绷带”层，使其与步骤 (ii) 和 (iii) 中定义的铝层电气接触；(v) 使用 HF 蒸气刻蚀去除下方的 BOX 层。步骤 (ii-iv) 后，我们在 n-甲基-2-吡咯烷酮中进行升降工艺，在 80 ℃ 下进行 2 小时。步骤 (i) 和 (v) 对 Si 设备来说是省略的，因为它们不需要释放。在 (i-iv) 中，我们使用电子束光刻来图案化我们的光刻胶。上述过程与其他地方描述的类似【25, 26】，对于 SOI 样品，得到的器件层部分悬浮在支撑晶片上。正如图 1(b) 扫描电子显微镜图像中黄色边界线所示，我们在 BOX 层上刻蚀 100 µm，使得电路远离有损的 Si/SiO2 界面【25】。

我们在一个 3He/4He 干式稀释制冷机中进行每个量子比特的表征，基底温度 Tf ∼ 7 mK，使用频域和时域光谱测量。我们首先进行频域表征，并使用双端口矢量网络分析仪（VNA）测量通过共面波导馈线的传输（S21）。Z 控制线用于携带小电流，产生外部磁通偏置 Φext，作用于量子比特的 SQUID 回路，从而调谐量子比特的过渡频率 fq。对于给定的 Φext，我们通过扫描连续波（CW）微波信号并监测谐振器响应来识别 fq 和向更高能级的跃迁（从中提取 η）【27】。

图 2.
(a) 时域测量方案。顶部附近，使用封闭的高斯线形表示高斯滤波器（线 i 和 ¯i 分别进行滤波）。表示 Z = 50 Ω 的 CW 微波源以交流电压符号表示。用于读取的微波源后接一个功率分配器（我们仅使用两个端口，其余端口终端接 50 Ω）。衰减器以矩形表示，并标有功率衰减。电容符号表示内外直流阻隔。所有低通滤波器都是反射式，除 64 kHz 滤波器外，后者是一个耗散型 RCR 滤波器（R = 499 Ω，C = 10 nF）。
(b) 1 cm² 芯片的实物照片，已接线并焊接到 PCB 上。
(c) Si 和 SOI Xmon 电路的示意图，包括读取谐振器、控制线和腔体馈线的布局。

在确定了设备参数后，我们转到时域表征，使用图 2 中总结的测量设置（详细信息见附录 A）。我们使用色散读取【28】（图 3）来表征每个量子比特，设置 Φext 使得量子比特位于一阶磁通不敏感点【6, 18】。在这个投影读取方案中，根据量子比特是否被投影到基态或激发态，在 I-Q 平面上测量来自两个分布中的一个样本。我们对每次单一脉冲序列的测量进行二进制判别（1 表示激发量子比特态 |1⟩，0 表示基态量子比特态 |0⟩），并平均至少 10⁴ 次这样的值以确定激发态人口。较低的可见度（例如见图 3(e,f)）主要反映了 Si 和 SOI 设备的读取保真度不完美【29】。

图 3. 量子比特表征（左列：Si；右列：SOI）。
(a,b) 激发态人口（归一化到单位区间）作为 XY 驱动频率和脉冲持续时间 τ 的函数，显示出典型的倒“V”形图案，通常是量子比特进行拉比振荡时的特征。
(c,d) 激发态人口的自然对数，归一化到单位区间，显示出作为等待时间 τ 函数的指数衰减，寿命分别为 T1,Si = 27 µs 和 T1,SOI = 3.5 µs。
(e,f) 通过施加两个偏离共振的 π/2 脉冲，并使用可变的中间延迟 τ，激发态人口显示出 Ramsey 振荡（数据点为实测值，蓝色曲线为拟合结果）。包络线的衰减提供了相干时间 T2,Si = 6.6 µs 和 T2,SOI = 2.2 µs。
在所有情况下，我们使用 500 ns 持续时间的矩形窗读取脉冲，并且在大多数情况下，我们使用 30 ns 的 Xπ 和 Xπ/2 脉冲（在（c）中为 45 ns）。

图 4. 随机基准测试。
(a) 克利福德群随机基准测试的示意图，详细描述见附录 B。
(b) 激发态概率作为 N 的函数的图表，通过在半对数图上的结果线的斜率揭示门保真度，以及附录 B 中描述的关系。完美保真度的极限以虚线表示。
(c, d) Si（c）和 SOI（d）量子比特的门保真度图（具有读取保真度给定的任意偏移）作为 N 的函数。图中的误差条表示在（40，50）个随机克利福德序列上测量的平均值的 1 个标准误差。门保真度的误差条表示由于指数拟合中参数 p 的统计不确定性而导致的 f 的 1 个标准偏差。

为了表征我们的门保真度，我们使用了克利福德群随机基准测试【10, 30, 31】，如图 4(a,b) 所示。对于 Si 样品（图 4(c)），我们测量了两个门（Xπ/2 和 Xπ），而对于 SOI（图 4(d)），我们测量了三个门（Xπ，Xπ/2 和 Yπ）。我们在 Si 上实现了平均门保真度 f¯(C) = 0.9952(5)，在 SOI 上为 0.9860(2)，并且所有测量的门在 Si 和 SOI 上的单独门保真度均大于 0.992。需要注意的是，这些门尚未经过优化以避免相位误差或泄漏到计算基态之外【32】。

我们测量的 T1,Si = 27 µs 对我们的 Si 量子比特来说是值得注意的，尤其是考虑到我们的设计和制造过程的简单性。我们可以通过简化的单模估计（∆/g）²/κr 来估算普尔塞尔限制的 T1，其中 κr = ωr/Q，1/Q = 1/Qi + 1/Qe。根据这个估算，我们得到 Si（SOI）量子比特的 T1 分别为 18.5 µs（8.5 µs），这意味着：（i）估算不准确，因为我们测量到的 Si 的 T1 比预估值更大（假设由于频率抖动我们低估了 Qi，并且假设 Q ≈ Qe，得到的普尔塞尔限制 T1 为 57 µs），以及（ii）在芯片上集成普尔塞尔滤波器可能会改善我们的量子比特寿命【33, 34】。此外，关于测量的 T2 值，自从获得这些测量后，我们已经识别并解决了我们测量设置中的一些接地问题，这些问题可能导致来自 60 Hz 电流的过量磁通噪声，我们预计这些改进甚至可能在一阶磁通不敏感点非常重要。

关于 SOI 器件层特性或不同制造步骤对量子比特去相干时间的影响，仍然需要进一步的系统性研究。特别是，在每次蒸发铝之前，使用蒸气 HF 刻蚀去除原生氧化物并（暂时）钝化 Si 表面的步骤，需要进一步澄清。另外，还需要通过系统研究量子比特去相干与切割深度的关系，结合 3D 数值建模来确定更优化的量子比特和薄膜几何形状，以排除底层 BOX 层的任何残余效应。

尽管我们系统的精确物理和材料限制尚不清楚，但目前的相干时间足以满足许多量子模拟和量子光学实验的需求。同时，我们实现的高相干 SOI 量子比特代表了 SOI 上混合电光机械系统的基本构建模块。目前，电机械和光机械的相干转导带宽已经超过了我们量子比特的带宽两倍【14, 25, 35】，这是实现高保真度、双向微波到光学量子态转导的先决条件——这本身是一个有趣且具有挑战性的研究课题，具有许多潜在的实现方式。

总体而言，我们在硅和 SOI 上制造和测量平面量子比特，代表了朝着多种潜在量子信息和量子科学目标迈出的谦虚但重要的技术一步。结合在腔光学和电光机械领域的互补进展【14, 36】以及在竞争系统背景下的研究【18, 23】，我们对硅和硅基绝缘体平台上的混合量子系统和电路量子电动力学的潜力感到乐观。