摘要

氮化硅 (Si3N4) 光子集成电路 (PIC) 已成为非线性光学、窄线宽激光器和量子光子学等广泛应用领域的多功能平台。尽管薄膜 Si3N4 工艺已得到广泛发展，但许多非线性和量子光学应用仍需要使用具有色散优化、高模式限制和低光损耗的厚 Si3N4 薄膜。

然而，厚 Si3N4 薄膜中的高拉应力通常会导致开裂，使得制造工艺难以满足这些要求。本文提出了一种使用非晶硅 (a-Si) 硬掩模刻蚀技术制造超低损耗、色散优化的 Si3N4 PIC 的可靠且稳健的制造方法。该方法能够平滑地刻蚀厚 Si3N4 波导，同时确保 Si3N4 晶圆的长期无裂纹存储。

我们实现了高达25.6 × 106的固有品质因数（Qi），相当于1.6 dB/m的传播损耗。非晶硅硬掩模刻蚀和新型裂纹隔离沟槽的引入带来了显著的优势，包括高刻蚀选择性、晶圆的长期存储、高良率以及与现有成熟的硅基半导体工艺完全兼容。我们在制备的微环谐振器中演示了频率梳的生成，展现了该平台在光通信、非线性光学、计量和光谱学等领域的应用潜力。这种稳定高效的制造方法不仅性能卓越，而且制造复杂度显著降低，代表着Si3N4 PIC在量产方面取得了显著进展，有望应用于更广泛的领域。

#0：10mm-10mmsto衬底-bto薄膜（300nm厚度可定制）

#1：sto外延片

2寸 外延 sto 2-20nm(可定制)- 2um Sio2(可定制) -Si(可定制)

#2：a向 bto外延片

2寸 外延 a-向 bto（300nm或者500nm，或者定制）-sto 8nm(可定制)- 2um Sio2(可定制) -Si(可定制)

#3:C向 bto外延片

2寸 外延 c-向 bto（150nm或者300nm，或者定制）-sto 8nm(可定制)- 2um Sio2(可定制) -Si(可定制)

#离子注入铒代工

#6寸DUV步进式光刻代工，最小线宽180nm，超高性价比，可以只曝光

#快速氮化硅硅光铌酸锂流片 #高性价比 #低成本

#提供8寸 8umSiO2热氧片，6寸15um热氧片 10um热氧片 8寸10um热氧片

室温低损伤@GCIB抛光代工@束斑小（4-5mm）更均匀

#降低硬质材料化合物晶圆等绝大多数材料的表面粗糙度，比如金刚石 ，磷化铟，砷化镓，碳化硅

#提高复合衬底和镀膜膜层的器件层膜厚均匀性，

比如SOI LNOI  LTOI SICOI 等 SMARTCUT得到的薄膜 

或者镀膜所得到的膜层 ，比如镀了一层氮化硅，但是由于是cvd镀膜所得到的，表面的膜厚精度很差，粗糙度很差，可以通过粗糙度初步降低粗糙度，然后通过GCIB团簇离子束抛光来修整整面的膜厚均匀性 到0.5%以下举例：

未经过Trimming 工艺的 6寸LN/LTOI晶圆 数据：

Range:100-200A

经过Trimming 工艺的 6寸LN/LTOI晶圆 数据：

Range:60A以内

ALOOI晶圆；--氧化铝薄膜晶圆，键合工艺和镀膜工艺

TAOOI晶圆--氧化钽薄膜晶圆，镀膜工艺

SINOI晶圆--超低损耗氮化硅薄膜晶圆，210nm-300nm-400nm-800nm

SICOI晶圆；新型量子光学平台500nm-700nm-1um

8寸LTOI晶圆批量供应；铌酸锂的有力的竞争对手，薄膜钽酸锂晶300600

8寸LNOI晶圆;8寸LNOI助力更大规模薄膜铌酸锂产品量产

LN/LT-SOI/Si/SIN  W2W&D2W异质集成

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引言

氮化硅 (Si3N4) 光子集成电路 (PIC) 具有独特的优势，包括：低光学损耗、从可见光到中红外波段的宽透明窗口、高功率处理能力、高折射率、适度的非线性以及无自由载流子吸收，1,2 推动了各个领域的快速发展，包括量子光子学、3-5 窄线宽激光器、6,7 频率梳生成、8,9 光通信、10,11 等等。在非线性光学领域，Si3N4 PIC 因其超低的光损耗和显著的克尔非线性而极具吸引力，为超连续谱产生、12 参量放大 13 和耗散克尔孤子 (DKS) 14 等应用奠定了基础。这些应用在很大程度上依赖于严格的光学限制和精确的色散工程，这需要使用厚度通常大于 600 nm 的厚 Si3N4 层才能达到所需的异常色散区域。15,16

然而，生长厚 Si3N4 薄膜并在其上制备高质量的 PIC 面临着巨大的挑战。低压化学气相沉积 (LPCVD) 常用于生长高质量、低传播损耗的 Si3N4 薄膜，但它会产生很大的拉伸应力，导致薄膜厚度超过 400 nm 时出现开裂，严重限制了 Si3N4 PIC 的性能和可扩展性。17 为了解决这个问题，已经开发了几种方法。例如，光子镶嵌工艺成功地缓解了 Si3N4 波导中的开裂，并通过嵌入 Si3N4 波导实现了光损耗（约 1 dB/m）。

在沟槽状的SiO2层内。18,19 然而，该工艺在保持精确的波导尺寸控制方面面临挑战，而这对于要求一致模式色散和晶圆级均匀性的应用至关重要。此外，光子镶嵌工艺涉及多个高温、耗时的步骤，并且受到诸如凹陷效应20等问题的阻碍，这引发了人们对其成本效益和复杂性的担忧。

另一种方法是减成法，该方法引入开裂隔离沟槽，以防止Si3N4薄膜内的裂纹扩展。2,21,22 减成法通过将Si3N4薄膜直接沉积在图案化晶圆上，使整个晶圆的膜厚更加均匀，同时也为制造大规模图案（例如阵列波导光栅（AWG）或多模干涉仪（MMI））提供了更大的灵活性，而这些图案是镶嵌工艺可能受到凹陷效应的影响。 20 基于电子束光刻曝光和 SiO2 硬掩模刻蚀的减成法工艺实现了迄今为止最低的光损耗——Qi = 37 × 106，传播损耗为 0.8 dB/m。23 然而，与大马士革工艺中需要高温热回流才能使侧壁变得光滑的 SiO2 沟槽不同，减成法需要高度优化的制造配方和复杂的步骤，以防止粗糙度累积并产生光滑的 Si3N4 波导。2 最近，深紫外 (DUV) 步进光刻技术被用于晶圆级制造，实现了超过 28 × 106 的 Qi 值。

15,20 尽管已经开发出其他方法用于生长无裂纹的 Si3N4 PIC，例如采用特殊旋转和退火循环的多步慢速 LPCVD Si3N4 沉积、24,25 基于溅射的 Si3N4 薄膜沉积、26 以及使用无氢前驱体的 ICP-CVD 生长 27,28，但这些方法尚未获得与标准 LPCVD Si3N4 相当的高 Q 值。

尽管在开发厚 Si3N4 薄膜方面取得了上述众多进展，但迄今为止，仍然难以找到一种可靠且简单的制造技术来保持 Si3N4 PIC 的高质量。

在本研究中，我们介绍了一种非晶硅 (a-Si) 硬掩模刻蚀技术，用于稳定制造膜厚超过 800 nm 的超低损耗、色散优化的 Si3N4 PIC。该方法显著简化了制造工艺，同时保持了高性能，采用 PECVD SiO2 包层，其固有品质因数高达 Qi = 25.6 × 106，相当于 1.6 dB/m 的传播损耗。此外，我们引入了新颖的裂纹隔离沟槽设计以及 a-Si 保护层，使 Si3N4 晶圆能够长期保存且随时可用。为了展示该刻蚀技术在非线性光学应用中的前景，我们展示了在所制造的微环谐振器中高效产生频率梳的过程。我们的工作提供了一种高度稳健、高产量且可靠的方法来生产高质量的Si3N4 PIC，尤其适用于代工厂规模制造。

结果与讨论

制造流程：概述

图 1：制造流程示意图：超低损耗 Si3N4 光子集成电路的非晶硅硬掩模蚀刻工艺说明。

为了生长无裂纹、分散设计的 Si3N4-on-SiO2-Si 晶片，我们采用了与文献 [2,17,20–22] 中类似的减成法工艺。图 1 展示了密歇根大学 Lurie 纳米制造设施 (LNF) 的制造流程。

我们的工艺首先在单晶硅晶片上沉积一层 4 µm 厚的湿热 SiO2 层。然后，使用低压化学气相沉积 (LPCVD) 沉积一层初始的薄 Si3N4 层（约 380 nm）。在此厚度下，拉伸应力易于控制，从而最大限度地降低了 Si3N4 薄膜开裂的风险。接下来，使用紫外光刻技术对开裂隔离沟槽进行图案化，之后使用电感耦合等离子体反应离子刻蚀 (ICP-RIE) 对 Si3N4 层和底层 SiO2 层进行全厚度刻蚀。蚀刻工艺完成后，我们会执行一套彻底的清洁方案，包括氧等离子体灰化、隔夜Piranha清洁以及两轮美国无线电公司 (RCA) 标准清洁，以确保所有有机残留物、颗粒和其他污染物被彻底清除，从而消除后续 Si3N4 沉积过程中可能出现的任何缺陷或裂纹。然后，我们会进行第二轮 Si3N4 的 LPCVD 沉积，将总膜厚增加至约 800 nm，以达到进入异常色散区的要求。我们工艺的关键在于取消了通常在两轮 LPCVD Si3N4 沉积之间进行的高温退火2,17,21，以减轻 Si3N4 界面15 处的堆叠膜，并减少晶圆弯曲问题。在前述步骤中蚀刻出的深沟槽有效地阻止了晶圆边缘裂纹的扩展，从而形成了受保护的无裂纹区域。在第二轮Si3N4生长之后，我们立即沉积一层LPCVD非晶硅层作为硬掩模。值得注意的是，虽然沟槽有效地阻止了LPCVD Si3N4沉积过程中的裂纹扩展，但几周后仍可能出现由剥离引起的开裂。因此，引入的非晶硅硬掩模可作为保护层，防止在切割或手动解理过程中形成剥离和开裂，从而能够长期存储沉积的厚Si3N4晶圆，确保其随时可用。在本研究中，4英寸和6英寸非晶硅保护的Si3N4-on-SiO2-Si晶圆均已在洁净室环境中存储超过12个月，在受保护区域未观察到开裂。支持信息的S3部分提供了带有和不带有非晶硅保护层的晶圆的直接比较。此时，可以先使用电子束光刻 (EBL) 对波导进行图案化，然后使用非晶硅 (a-Si) 硬掩模进行 Si3N4 RIE 刻蚀，从而制作 PIC。完全去除非晶硅 (a-Si) 硬掩模后，对刻蚀后的 Si3N4 芯片进行高温退火，然后进行 PECVD SiO2 包层沉积，并进行额外的退火工艺。更多制造步骤的详细信息，请参阅支持信息的 S1 部分。

即用型、无裂纹 Si3N4-on-SiO2-Si 晶片

图 2：即用型无裂纹 Si3N4-on-SiO2-Si 晶圆：(a) 制备的 4 英寸和 6 英寸 Si3N4-on-SiO2-Si 晶圆照片，采用 800 nm LPCVD Si3N4 和 700 nm a-Si 硬掩模层。(b) 暗场显微镜图像显示了裂纹隔离槽在阻止裂纹扩展方面的有效性。原子力显微镜 (AFM) 测量的表面粗糙度：(c) 初始 380 nm Si3N4 薄膜，(d) 第二次沉积后的 800 nm Si3N4 薄膜，以及 (e) a-Si 硬掩模层，证实了制备过程中每个阶段薄膜的光滑度和高质量。

图 2(a) 展示了制备的 Si3N4-on-SiO2-Si 晶圆（顶部带有 a-Si 硬掩模层）的照片，其中展示了 4 英寸（左）和 6 英寸（右）晶圆的两种不同设计的裂纹隔离沟槽。具体而言，在 4 英寸晶圆上，在晶圆边缘附近引入了五个宽度为 100 µm、间距为 200 µm 的裂纹隔离沟槽。这些沟槽可以有效阻挡通常源自晶圆边缘的厚 Si3N4 薄膜中的裂纹，如图 2(b) 所示的暗场显微镜图像所示。与现有的厚Si3N4沉积方法（这些方法只能在晶圆中心区域形成较小的无裂纹区域）2,17,29相比，我们的方法借助晶圆边缘的沟槽显著扩大了可用的工作区域，如图2(a)中标记的受保护的无裂纹区域所示。此外，我们新的沟槽设计不仅提高了良率，还确保了始终如一的无裂纹性能。在本研究中，所有19片4英寸晶圆在受保护的无裂纹区域内均保持完好。6英寸晶圆的无裂纹设计总共包含32个无裂纹芯片，每个芯片包含六个80 µm宽、间距120 µm的裂纹隔离沟槽（有关设计细节，请参阅支持信息的S2和S3部分）。在非晶硅薄膜沉积之后，6英寸晶圆被切割成无裂纹的2厘米×2厘米的芯片，然后进行EBL曝光。

为了评估沉积薄膜的质量，我们使用原子力显微镜 (AFM)测量每个沉积阶段的表面粗糙度。第一轮沉积的 380 nm LPCVD Si3N4 薄膜的均方根 (RMS) 表面粗糙度测量值为0.358 nm，如图 2(c) 所示。第二轮沉积的 LPCVD Si3N4 层的 RMS 粗糙度略有增加，达到 0.390 nm，如图 2(d) 所示。将这两个值与先前研究 23 中的报告值进行比较，表明 Si3N4 薄膜具有较高的质量。优异的表面光滑度是由于在较低温度下沉积了非晶硅硬掩模（而非多晶硅），从而减少了曝光过程中的电子束或光子散射，从而最大限度地减少了额外的光刻胶边缘粗糙度。图 2(e) 显示，a-Si 薄膜的 RMS 表面粗糙度为 0.661 nm，对于后续的 EBL 曝光来说，该表面足够光滑。

图3：a-Si/Si3N4硬掩模干法刻蚀的特性：(a)-(c) 横截面和倾斜视角SEM图像，显示电子束抗蚀剂、刻蚀后的a-Si硬掩模和刻蚀后的Si3N4层。(d) 制备好的微环谐振器在a-Si硬掩模去除和退火后的SEM图像。插图为谐振器相应的横截面图，并叠加了模拟的准TE波导模式。(e) 和 (f) 假彩色SEM图像，突出显示了总线波导-微环耦合区域和微环波导沿线的光滑波导侧壁，展现了光滑的波导边缘和侧壁。

利用无裂纹的800纳米Si3N4-on-SiO2-Si衬底和a-Si硬掩模，我们优化了核心制造步骤，以生产超低损耗的Si3N4 PIC。微环谐振器采用JEOL 6300系统的电子束曝光（EBL）进行图案化。采用maN 2405光刻胶进行单次写入，均匀曝光剂量为700 µC/cm2，束流为2 nA，步长为8 nm。显影后，将maN 2405光刻胶在加热板上进行热回流，以降低边缘粗糙度，如图3(a)中的SEM图像所示。随后，开发了一种两步ICP-RIE刻蚀工艺，以确定Si3N4微环谐振器。首先将 maN 2405 图案转移到 a-Si 硬掩模层，然后使用优化的 ICP-RIE（LAM 9400）配方（含 HBr 和 He 气体）对该硬掩模层进行轻微过度蚀刻。

该工艺实现了约5:1的高刻蚀选择性（a-Si: maN 2405），尽管maN 2405光刻胶在回流后呈现倾斜形状，如图3(b)所示，但仍能形成具有光滑侧壁的垂直a-Si硬掩模。值得注意的是，之所以使用a-Si硬掩模，是因为它与工业硅加工配方和设备具有良好的兼容性，与直接刻蚀Si3N4相比，更容易实现平滑的图形化和刻蚀。

去除残留的maN 2405光刻胶后，使用另一台ICPRIE系统（STS APS DGRIE）刻蚀Si3N4层，刻蚀气体为C4F8、CF4和He。在该工艺中，引入C4F8主要是因为它在Si刻蚀过程中具有保护作用，与Si3N4协同作用，确保了较高的刻蚀选择性；添加CF4来调节C:F比，作为平衡钝化和刻蚀的旋钮，从而同时保持Si3N4波导的高刻蚀选择性、高刻蚀速率和光滑的侧壁；He稀释并稳定等离子体，从而在低工艺压力下实现稳定的刻蚀性能。

在适当的高射频功率和低压力下优化刻蚀工艺，使其偏向物理刻蚀为主，从而在高速（约340 nm/min）下实现稳定的Si3N4刻蚀，同时在共用的ICP-RIE腔体环境中不易受到其他刻蚀工艺（例如铝金属硬掩模）造成的污染。

如图3(a)所示，以物理刻蚀为主的工艺会轻微侵蚀a-Si硬掩模的边角。尽管如此，得益于较高的蚀刻选择性（Si3N4:a-Si∼ 4:1），该工艺仍能为 Si3N4 波导产生 86° 角的垂直侧壁和光滑表面。在过去的 12 个月中，蚀刻参数始终保持一致，蚀刻速率、蚀刻选择性、侧壁角度和侧壁粗糙度几乎没有变化，表明我们优化的蚀刻工艺具有很高的可靠性和稳定性。接下来，制造工艺使用 XeF2 蚀刻（Xactix）各向同性地去除残留的 a-Si，然后进行标准 RCA 清洗以消除残留颗粒。最后一步，将晶圆在 N2 环境中以 1100°C 的温度退火 6 小时。图 3(d) 显示了去除 a-Si 并退火后制成的 Si3N4 微环谐振器。图 3(e) 和 3(f) 中的假彩色 SEM 图像突出显示了波导-微环耦合区域和微环波导沿线的光滑边缘和侧壁，表明散射损耗较低且 Q 因子较高。

Si3N4光子集成电路特性

图 4：制备的 Si3N4 微环谐振器的特性。(a) 测量的准 TE 波导模式在 1550 nm 至 1630 nm 范围内的归一化透射 (Norm. Trans.) 光谱。(b) 提取的准 TE 模式的固有品质因数 (Qi)。(c) 谐振腔的放大视图，固有线宽为 κ0 = 6.32×10−2 pm，对应 Qi = 25.6 × 106(百万，M)。(d) 提取的 Qi 因子的直方图，显示最可能值为 Qi = 21.0 M。(e) 准 TM 波导模式的归一化透射光谱和 (f) 提取的 Qi 因子。 （g）固有线宽为 κ0 = 7.17 × 10−2 pm 的共振放大视图，对应 Qi = 22.9 M。（h）准 TM 模式的 Qi 因子直方图，显示最可能值为 Qi = 17.8 M。

为了表征所制备的Si3N4 PIC的光损耗，我们测量了设计用于异常色散区的微环谐振器的Q因子。微环谐振器由一个2.8 µm宽、0.8 µm高的环形波导组成，其半径(R)为200 µm。一个宽度为2.0 µm的直总线波导与微环谐振器耦合，耦合间隙为525 nm，从而能够有效激发基模TE00或TM00。为了实现较高的光纤到芯片耦合效率，我们采用了透镜光纤与锥形波导模式转换器相结合，其尖端尺寸为0.2 µm × 0.8 µm，耦合效率超过70%。透射光谱的获取使用可调谐激光器 (TSL-570) 在低光功率下进行，以最大限度地减少热光效应，并使用低噪声光电探测器 (Newport 1811) 测量透射光。数据通过数据采集卡 (DAQ) 读取并记录。

图 4(a) 和 (e) 分别显示了在 1550 nm 至 1630 nm 波长范围内测量的准 TE 和准 TM 模式的归一化透射光谱。

然后，我们对这些光谱应用类似于参考文献 30 中采用的拟合模型和分析策略，以提取 κ0（本征损耗）和 κex（耦合损耗），随后使用公式 Qi,ex = λ0/κ0,ex 计算 Q 因子，其中 λ0 是谐振波长，κ0,ex 表示本征线宽和耦合线宽。我们在分析中假设所有谐振模式均工作在欠耦合区（κex < κ0）。图 4(b) 和 (f) 中所示的准 TE00 和准 TM00 基模提取的 Q 因子表明，大多数谐振模式表现出较高的 Qi，超过 10 × 106。

图 4(c) 显示了 λ0 = 1617.381 nm 处的准 TE 谐振的放大视图，该谐振模式表现出最高的 Qi = 25.6 × 106，该值是从拟合的本征线宽κ0 = 6.32 × 10−2 pm 中提取的。由此可推断波导传播损耗 α 如下：17

其中 ng 为群指数，确定为 α ∼ 1.6 dB/m。类似地，推断准 TM 谐振的最高固有品质因数为 Qi = 22.8 × 106，对应的传播损耗为 α ∼ 2.0 dB/m。谐振拟合模型的详细描述和补充分析见支持信息的 S4 部分。图 4(d) 和 (h) 显示了提取的 Qi 因子的直方图。这些分布采用 Burr 曲线建模，每条拟合曲线的最大值定义为最可能的 Qi 因子 30，对于准 TE00 模式，该因子为 21.0 × 106，对于准 TM00 模式，该因子为 17.8 × 106。这些结果强调了所制备的Si3N4微环谐振器的低传播损耗波导所赋予的一致的高Q值性能。

值得注意的是，在1580 nm至1550 nm的波长范围内，对于准TE00（图4(b)）和准TM00（图4(f)）模式，Qi值从超过20×106急剧下降至约10×106。在1580 nm之后，Qi值趋于稳定并在20×106左右漂移。

这一趋势表明，1550 nm附近较低的Q值主要并非归因于制造引起的粗糙度（例如波导散射损耗），而是受到材料吸收（具体而言，Si3N4波导和PECVD SiO2包层中的氢键吸收）的显著影响。在图S5（支持信息S5部分）中，我们展示了图4所示相同微环谐振器在1490 nm至1550 nm范围内准TM模式的附加透射光谱。在1550 nm和1520 nm之间观察到Qi因子的另一个显著下降，最小值出现在1520 nm左右，H结合吸收峰位于此处。相反，Qi因子从1520 nm到1490 nm呈现逐渐增加的趋势，从1520 nm时的Qi = 5.2 × 10^6增加到1490 nm时的Qi = 13.0 × 10^6。然而，由于散射损耗与λ成反比，因此预计较短波长的散射损耗会高于较长波长。因此，图 S5 中较短波长（1490 nm vs 1520 nm）下的 Qi 值明显更高，这进一步证实了观察到的相对较低的 Qi 值主要并非由纳米加工引起的散射损耗造成，而是由于残留的氢键导致了额外的材料吸收。

尽管通过提高退火温度和采用 LPCVD SiO2 包层进一步降低光损耗具有巨大的潜力，但厚 Si3N4 平台的性能已与最先进的技术相当，如表 I 所示。值得注意的是，a-Si硬掩模刻蚀方法除了一开始讨论的超低损耗之外，还具有其他优势，包括可长期保存、超高刻蚀选择性、高良率、对RIE设备变化的稳定性、用户友好性，以及最重要的，能够充分利用硅行业成熟的设备、工艺和基础设施。

表 1：最先进的异常色散 LPCVD Si3N4 PIC 的总结以及与本研究的比较。

频率梳的产生

接下来，我们将演示频率梳的产生，以展示我们厚Si3N4平台在非线性和量子光学应用领域的前景。在异常色散波长下工作对于产生频率梳至关重要，而低光损耗可以降低阈值，从而降低所需的泵浦功率。16,32 Si3N4层厚度为800nm，这为使用更宽的波导实现异常色散提供了更大的灵活性，而较薄的Si3N4薄膜通常需要更窄的波导来实现异常色散，这会导致光损耗增加，因为波导模式之间的重叠度更高，而且侧壁粗糙。关于波导色散设计的更详细讨论，请参见支持信息的S6部分。

图 5：Si3N4 微环谐振器中频率梳的产生。(a)

用于频率梳产生的实验装置示意图。EDFA：掺铒光纤放大器；FPC：光纤偏振控制器；PD：光电探测器；OSA：光谱分析仪。(b) 随着泵浦波长调谐至更接近谐振点，产生的频率梳的变化情况，如图 1 至 4 所示，从远失谐到近谐振。

在频率梳生成中，实验装置采用相同的Si3N4微环谐振腔几何结构，其半径R = 200 µm，波导尺寸为2.8 µm × 0.8 µm，如图5(a)所示：可调谐泵浦激光器的输出功率通过掺铒光纤放大器(EDFA)提升至约50 mW。在注入光以激发Si3N4芯片的准TE波导模式之前，使用光纤偏振控制器(FPC)对偏振进行微调。我们使用函数发生器控制可调谐激光器的泵浦波长，使其接近1560 nm附近的目标高Q值谐振频率。图5(b)显示了光谱分析仪(OSA)上显示的生成的频率梳，展示了随着泵浦波长调谐至谐振频率，生成的频率梳的变化情况。图 5(b) 中的位置 1 至 4 显示了在不同激光波长接近微环谐振点时产生的频率梳。在位置 1 处，当泵浦波长开始接近谐振点时，在泵浦波长附近产生了初始的四波混频 (FWM) 边带，标志着频率梳形成的开始。在位置 2 处，随着更多光功率耦合到谐振腔中，由于泵浦波长越来越接近谐振点，级联 FWM 数量增加，并产生了额外的梳状谱线。在位置 3 处，随着泵浦波长更加接近谐振点，进一步的级联 FWM 过程产生了更多的梳齿，并产生了更密集的频率梳谱。在位置 4 处，当泵浦波长非常接近谐振点时，产生了一个宽的混沌调制不稳定性 (MI) 频率梳，每个梳齿间隔一个自由光谱范围 (FSR)。上述结果突出了所制备的 Si3N4 微环谐振器在产生密集宽带频率梳方面的有效性，展示了其在光通信、精密计量、光谱学等领域的应用潜力。

讨论

本研究的主要重点是简化使用非晶硅硬掩模干法刻蚀的制造工艺，同时保持高性能。然而，我们也发现了一些其他技术，可以进一步大幅降低光损耗。这些技术中的许多技术是在其他高Q值Si3N4 PIC研究中开发的，下文将进行详细说明：

1. 研究表明，1200°C 高温退火可以有效降低 Si3N4 和 SiO2 层中的氢键吸收损耗，15,19,20,33,34 这对于实现 1520 nm 附近的超低损耗至关重要。

2. 采用LPCVD正硅酸乙酯(TEOS) SiO2包覆工艺，并在1200°C下退火，可以解决PECVD SiO2包覆工艺中存在的间隙填充问题，从而减少间隙空隙引起的额外散射损耗，同时最大限度地减少氢键吸收。15,18,19,22

3. 化学机械抛光(CMP)已被证明可以显著降低表面散射损耗，23这将进一步平滑Si3N4薄膜的表面。如图2(c)和(d)所示，我们的Si3N4薄膜的均方根粗糙度(RMS)约为0.390纳米，而抛光薄膜的均方根粗糙度(RMS)约为0.08纳米，23这凸显了进一步降低表面粗糙度的空间。

4. 优化的EBL曝光技术，例如多道写入、单线平滑、专门的断裂设计和曝光后校正，将显著降低光刻胶的边缘粗糙度，而这反过来又会转移到蚀刻后的Si3N4波导的边缘粗糙度上。23,35

5. 沉积额外的Si3N4薄层有助于修复RIE蚀刻过程中引入的波导侧壁和表面缺陷，从而减少散射损失。36,37

6. 快速热退火可用于修复在紫外光、电子束和等离子体曝光过程中产生的断裂的Si-N键，因为它们的能量超过了Si3N4的带隙。这种损伤通常发生在最终制造步骤中，包括光刻对准、电子束蒸发和反应离子刻蚀 (RIE) 蚀刻，这些步骤包括制造锥形波导耦合器或沉积片上金属微加热器和电极。15,38,39

7. 优化总线波导到微环谐振器的耦合几何结构可以增强耦合保真度，40 从而减少由于耦合到不需要的波导模式而造成的损耗。这种优化需要匹配耦合波导和微环波导的尺寸，并采用改进的滑轮耦合策略，以降低高 Q 值基模与低 Q 值高阶模式耦合的可能性。41,42 此外，可以利用设计的外部强耦合来进一步提高 Q 值。43

结论

我们提出了一种基于非晶硅硬掩模刻蚀技术的超低损耗、色散优化的Si3N4 PIC制造工艺，该工艺解决了Si3N4厚膜制造过程中面临的挑战，包括拉伸应力引起的开裂和薄膜的长期稳定性。该方法实现了较高的固有品质因数（Qi = 25.6 × 106）和较低的波导传播损耗（α ∼ 1.6 dB/m）。除了超低损耗特性外，使用非晶硅作为硬掩模还具有其他优势，包括稳定的长期晶圆存储、超高的刻蚀选择性以及基于现有硅工业基础设施的可扩展性。此外，我们还在Si3N4微环谐振器中演示了频率梳的生成，验证了该平台在非线性和量子光学及其相关应用领域的前景。总体而言，我们的方法为生产高性能 Si3N4 PIC 提供了一种可扩展、高效的解决方案，为其在非线性光学、量子光子学、计量学等领域的广泛应用铺平了道路。