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摘要——随着LTE标准中频段的增加，蜂窝频谱变得越来越复杂，超过50个频率。为了降低前端模块的成本，开关已从III-V PHEMT基础技术迁移到RF-SOI的硅解决方案。尽管许多供应商将180nm技术节点作为RF-SOI的基础技术节点，但随着蜂窝标准对逻辑要求的增加，越来越多的供应商开始转向更先进的节点。此外，RF-SOI中的SoC解决方案也引起了广泛关注。本文介绍了一种130nm RF-SOI技术，具有高性能、低噪声的1.5V NMOS体联接技术，适用于LNA器件，并采用了一种新颖的体接触方法；此外，还有低Ron*Coff的NMOS，适用于天线开关；以及具有38GHz的fT和14V BVdss的最先进EDNMOS，适用于集成功率放大器应用。具体结果包括对开关、LNA和功率放大器器件的表征。

关键词——CMOS，半导体器件，无线电频率。

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I. 引言
RF开关是无线通信系统前端模块（FEM）中的关键组件。传统技术是GaAs pHEMT，但由于硅材料成本较低以及更高的集成潜力，RF-SOI最近成为了主流技术[1]。RF-SOI中的关键器件是SOI FET。该器件的性能要求由蜂窝标准驱动，并且始终在推动技术性能的提升。FET必须具备低插入损耗、高隔离度、高功率处理能力和高线性度[2,3]。最初，RF-SOI被定位为独立的天线开关，但其技术应用已经扩展到包括开关-LNA组合部件和调谐器。

对于RF-SOI等硅技术来说，完全集成的前端模块解决方案可以节省手机中的电路板空间。完整的SOC实现需要包括开关、LNA、逻辑电路和功率放大器模块功能。实现最困难的功能一直是功率放大器，并且这一点仍然是挑战。

在CMOS功率放大器方面取得了显著进展。为了从低电压CMOS晶体管中获得更高功率，采用了多种方法。传统的模拟方法包括感性功率组合和晶体管堆叠。这些技术都需要优秀的无源元件，尤其是在互连堆叠中使用较厚的金属材料。最近的做法则利用了CMOS中的混合模式（模拟和数字）、计算与信号处理能力，从根本上提升了RF CMOS功率放大器解决方案[4]。

130nm RF-SOI SOC技术符合CMOS功率放大器技术的方向，提供高电压晶体管、晶体管堆叠的介电隔离、特别适用于高Q无源元件（如电感和变压器的厚金属材料），以及更先进的CMOS用于数字信号处理。

II. 130nm RFSOI SOC技术特性
130nm RFSOI SOC技术包括一整套用于前端模块SOC集成的器件。该技术采用真正的130nm节点，并使用全铜互连工艺。下表I显示了器件特性，表II显示了核心FET器件的性能。

尽管该技术是一种SOI技术，但几乎所有器件都与现有基础技术兼容，包括基础CMOS库。需要注意的是，130nm数字逻辑的存在使其与许多其他180nm RF SOI开关技术有所区别。互连堆栈在基础技术和130nm RF SOI开关技术之间完全通用，如图1所示。

IV. NFET开关晶体管
RFSOI开关技术中的核心器件是RF开关晶体管。开关nFET的输出特性如图2所示。

注意到其击穿电压为3.2伏特。这个击穿电压很重要，因为它决定了堆叠中晶体管的总数量，以满足最高输出电压要求。由于开关位于天线和LNA或PA之间，因此它必须是一个非常低损耗的线性元件，且不能引入失真。图3和图4分别显示了一个12层和14层堆叠开关分支的第二次和第三次谐波，在并联元件配置中。值得注意的是，第三次谐波失真非常低，直到输入功率达到25 dBm时仍不明显。在栅极和体偏置为-2.5V时，第二次谐波的拦截点为145 dBm。在3.3V的栅极偏置和0V的体偏置下，串联配置的相同分支具有第二次和第三次谐波的拦截点，分别为134 dBm和78.5 dBm。其他研究者在“富陷阱”基板上也达到了类似的水平[6]。

开关的另外两个关键参数是开态插入损耗和关态隔离度。对于FET开关，这归结为Ron和Coff。nFET开关晶体管在开态Vgs为3.3V时，达到了小于140 fSec的Ron*Coff。静态偏置将栅极和体电压设置为-2.5V。

V. 低噪声放大器（LNA）器件
高频LNA是高速无线局域网（WLAN）的重要元件。这项技术为高频集成前端模块提供了出色的解决方案。用于良好LNA的晶体管需要具有高的fT和fMAX以获得高功率增益、低NFmin（可实现的最小噪声系数）以及高的IIP2和IIP3（第二次和第三次交调拦截点）。此外，浮动体设备的历史依赖阈值电压可能会在受大信号瞬态阻塞器影响时，导致LNA表现出漂移问题。薄膜SOI技术中的浮动体设备具有良好的增益和噪声性能，但交调性能相对较差[7]。另一方面，传统薄膜SOI中的体接触设备[3]提供了较好的交调性能，但增益较差，并且NFmin性能比浮动体设备差超过1dB。

与此相比，我们的技术采用了一种新型低寄生体接触，结果使得体接触器件在84GHz的fT和88GHz的fMAX上表现优异，如图5所示，并且与浮动体设备相比，NFmin没有退化。图6中显示，浮动体和体接触的NFmin均约为0.3 dB。

图6. 体接触NFET和浮动体NFET的NFmin。体接触型NFET的NFmin略低。

在本工作中，门接触下的超浅STI（USTI），如图7b（布局）和图9B（横截面）所示，最小化了门与体之间的电容，并且还允许沿整个门极长度接触门极多晶硅（将体接触与通道区域分开）。这有助于显著降低总门电阻，因此与传统技术相比，fT/fMAX和NFmin的峰值不会退化。

图7 (A) 传统的体接触布局 和 (B) 本研究的USTI体接触布局

因此，这种体接触设备非常适合高频LNA，提供高增益、高IIP2/IIP3以及低NFmin。

VI. 低电容ESD解决方案
这种USTI体接触方法在RF应用中的ESD性能方面也提供了显著的好处。图8显示了“传统的聚硅隔离体接触二极管”与本研究中的USTI二极管的TLP性能和电容。与传统二极管相比，本研究的USTI ESD二极管在相同的ESD性能（It2/Co）下，输出电容降低了超过2倍。这个电容的改进主要来自于我们体接触方法的不同，如图9B所示，与传统方法（图9A）相比，我们的方法具有显著较低的结电容（Cj），且没有涉及门极多晶硅到阳极的电容。

VIII. 无源元件
高质量的无源元件对于良好的LNA和PA应用至关重要。这种SOC技术提供了双厚铜金属（3um+3um）选项，可以实现优秀的电感器和变压器。图12显示了300mm晶圆上基于130nm RF CMOS的双厚铜金属的SEM横截面，图13显示了8nH电感器的Q因子性能。该SOC技术已实现了38的峰值Q因子。

高Q值的MIM电容也已实现，在300mm晶圆的铜背端工艺中，电容密度选项为1fF/sq.μm或2.25fF/sq.μm。如图14所示，1GHz下的Q因子高达410，2GHz下的Q因子为180。