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#SICN抛光 #CUSICN混合键合 #SICN刻蚀

摘要——由于SiCN相比传统氧化物具有更高的键合强度，近年来它成为混合键合的首选介电材料。在本研究中，我们探讨了SiCN介电材料在混合键合中的集成。首先，我们在整体层面表征了CMP选择性，以了解可以反向调节键合垫轮廓的操作机制。特别地，我们基于之前的研究经验，认为必须将铜溶蚀深度（Cu dishing）保持在<5nm以内，以实现成功的混合键合。随后，我们开发了一种CMP工艺，以实现该铜溶蚀深度要求，并在我们的晶圆对芯片（D2W）混合键合测试平台上进行验证。接着，我们展示了金属-介电材料对的混合键合集成，清晰地观察到跨边界铜晶粒生长且没有介电层分层现象。最后，我们通过展示键合后的关键电气性能指标来完成验证，具体为菊花链电阻<300欧姆，Kelvin电阻<30毫欧，漏电流<1pA。低漏电流为SiCN介电材料在混合键合中的集成提供了证据，尤其是在新兴应用（如内存堆叠）中的应用前景。
关键词——SiCN、混合键合、CMP、异质集成

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Packaging Plating and Cleans, Applied Materials Singapore

Advanced Packaging Development Center, Applied Materials Singapore

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摘要——由于SiCN相比传统氧化物具有更高的键合强度，近年来它成为混合键合的首选介电材料。在本研究中，我们探讨了SiCN介电材料在混合键合中的集成。首先，我们在整体层面表征了CMP选择性，以了解可以反向调节键合垫轮廓的操作机制。特别地，我们基于之前的研究经验，认为必须将铜溶蚀深度（Cu dishing）保持在<5nm以内，以实现成功的混合键合。随后，我们开发了一种CMP工艺，以实现该铜溶蚀深度要求，并在我们的晶圆对芯片（D2W）混合键合测试平台上进行验证。接着，我们展示了金属-介电材料对的混合键合集成，清晰地观察到跨边界铜晶粒生长且没有介电层分层现象。最后，我们通过展示键合后的关键电气性能指标来完成验证，具体为菊花链电阻<300欧姆，Kelvin电阻<30毫欧，漏电流<1pA。低漏电流为SiCN介电材料在混合键合中的集成提供了证据，尤其是在新兴应用（如内存堆叠）中的应用前景。
关键词——SiCN、混合键合、CMP、异质集成

I. 引言
混合键合（HB）是推动未来人工智能（AI）需求的关键封装技术【1,2】。由于SiCN相比传统氧化物具有更高的键合强度【3】，它特别被视为混合键合的首选介电材料，并且吸引了主要行业参与者的关注【4-6】。顾名思义，混合键合需要对金属化和介电方案进行共同优化。我们最近报告了集成新型金属化工艺以实现低温混合键合【7】。在本研究中，我们将重点探讨介电集成方面。

II. 方法学
我们的混合键合测试平台的制造工艺流程如图1所示。

                        图1. D2W混合键合测试平台的工艺流程。

组件和基板的设计键合垫尺寸分别为3 µm和5 µm。首先，使用CVD工艺沉积SiN/SiO2堆叠层。然后，通过光刻和刻蚀工艺形成通孔图案。随后，使用PVD工艺沉积屏障/Cu种子层。之后，在Applied Materials Nokota®平台上进行铜电镀。最后，在Applied Materials Reflexion® LK平台上进行CMP，以完成单一Damascene工艺。另一个单一Damascene工艺被重复进行，以形成键合垫层。第二次Damascene工艺的主要区别在于介电堆叠层，现在包括额外的SiCN封装层，作为键合介电层。InsepraTM SiCN薄膜在<300˚C下使用Applied Materials Producer®平台沉积。完成晶圆级制造后，组件晶圆被磨薄至约300 µm，以模拟内存堆叠场景。随后，薄化的晶圆被转移到划片胶带框架（TF）上并进行划片。组件TF和基板晶圆随后被清洗、等离子体激活并进行键合。

在键合后，键合的D2W晶圆依次在300°C和350°C下进行后键合退火（PBA）。最后，通过一组电气测试结构测量键合性能，具体包括2.5k通孔菊花链（DC）电阻、单通孔或Kelvin电阻以及电气泄漏。电阻值用于衡量铜-铜键合的质量，而泄漏值则提供了SiCN作为键合介电材料质量的洞察。

III. 结果与讨论
A. CMP工艺开发
在典型的Damascene CMP工艺中，使用双平台工艺，其中第一个平台清除铜层，第二个平台清除屏障层并调整铜溶蚀目标。在第一个平台处理后，通常铜溶蚀较大，为了获得小于5 nm的铜溶蚀，第二个平台的磨料应当比铜去除SiCN更快，即选择性应大于1。因此，我们的第一步是评估SiCN/Cu的CMP去除速率（RR）在不同CMP下压力（DF）下的表现，并绘制选择性窗口，如图2所示。SiCN A和B的沉积温度不同，分别为<200˚C和<300˚C，其中SiCN B是用于后续混合键合集成的薄膜。如图所示，对于两种类型的SiCN，去除速率选择性在DF范围内始终大于1，直到2psi。这表明相同的磨料可用于低温应用，例如HBM（混合键合内存），其受限于临时键合-解键（TBDB）粘合剂的热预算<200˚C。

              图2. 两种SiCN的SiCN/Cu CMP去除速率选择性。

我们验证了在组件和基板晶圆上的CMP性能，如图3所示。可以看出，我们能够在晶圆内、一片晶圆到另一片晶圆之间，以及两种布局上始终实现铜溶蚀小于5 nm。模拟[8]和实验[7]表明，这对于确保成功的键合是必要的。

                   图3. 组件和基板晶圆的CMP后键合垫铜溶蚀性能。

B. 混合键合性能
根据第II节所述的组件晶圆准备工艺，薄化和划片后的组件芯片被键合到基板晶圆上，350˚C后键合退火（PBA）后的横截面如图4所示。可以看到，铜-铜界面完全融合，具有清晰的跨边界铜晶粒生长，并且没有介电层分层，证明了金属-介电材料对D2W混合键合集成的兼容性。

图4. 350˚C后键合退火（PBA）后的D2W混合键合测试平台键合界面的横截面。

D2W混合键合测试平台的键合电气性能如图5所示。首先，我们通过Kelvin电阻测试（电阻<30毫欧姆）在300˚C下建立了铜-铜连接，并且良率超过90%，如图5a所示。研究表明，对于常规铜，在300˚C下会发生无界面键合的铜-铜连接【9】。因此，在这个过渡温度下，涉及多个通孔的电气菊花链连接可能会产生较低的良率，这一点在图5b中得到了观察。进一步在350˚C退火后，良率提高到>90%（电阻<300欧姆），正如预期的那样。值得注意的是，如果使用特殊类型的铜，可以在较低的PBA温度下实现电气连接，例如250˚C【7】。

图5. D2W混合键合测试平台在300-350˚C下的键合电气性能，具体包括：(a) Kelvin电阻；(b) 2.5k通孔菊花链（DC）电阻；(c) 漏电流。

接下来，我们通过测量穿过介电层的漏电流来检查SiCN作为键合介电材料的适用性，如图5c所示。在300˚C和350˚C下，漏电流平均保持在1pA以下，展示了SiCN薄膜的低电气泄漏特性。

我们进一步通过捕获cSAM图像评估了键合质量，如图6所示。尽管在350˚C下退火（退火温度高于沉积温度），但没有观察到空洞，证明了SiCN薄膜的密封性特性。

图6. 350˚C后键合退火（PBA）后的D2W混合键合测试平台的cSAM图像。

IV. 结论
我们在整体层面表征了CMP选择性，以了解可以反向调节键合垫轮廓的操作机制。随后，我们开发了一种CMP工艺，在我们的D2W混合键合测试平台上实现了铜溶蚀小于5 nm，组件和基板的垫尺寸分别为3 µm和5 µm。接着，我们展示了金属-介电材料对的混合键合集成，具有清晰的跨边界铜晶粒生长且没有介电层分层现象。我们展示了三个关键的光刻后电气性能指标，即菊花链电阻<300欧姆，Kelvin电阻<30毫欧，漏电流<1pA。我们进一步通过cSAM数据展示了无空洞键合，证明了SiCN薄膜的密封性特性。所有这些特性为SiCN在混合键合中的集成提供了证据，特别是在新兴应用（如内存堆叠）中的应用。