专业高效
微纳加工公司

代工

#12寸临时键合和解键合 #12寸永久键合 #12寸混合键合 #12寸晶圆键合

配套减薄抛光

摘要——随着 2D 缩放和创新带来的性能提升放缓，晶圆级混合连接已成为 3D 缩放和异构集成的关键推动力。在过去十年中，业界已大幅缩小晶圆对晶圆（W2W）连接间距，从 4 微米缩小至 200 纳米，以满足下一代设备连接需求。这种激进的间距和铜密度缩小需要在材料和工艺设备（薄膜、刻蚀、处理、化学机械抛光（CMP））、连接设备以及深思熟虑的设计技术协同优化（DTCO）方面进行创新，以确保精确的尺寸控制和信号可靠性。这种方法通过精心的设计、材料和模块协同优化，首次成功演示了 100 纳米连接间距的 W2W 混合连接。
关键词——W2W 混合连接、逻辑-SRAM 堆叠、逻辑去聚合

I. 引言
生成型人工智能（AI），特别是大型语言模型，需要大量的计算资源，并且要求低延迟的高带宽内存连接，以支持训练和推理应用。AI 工作负载的激增进一步加速了对芯片级创新的需求，尤其是在传统的摩尔定律放缓的背景下。三维异构集成作为下一个重要的技术前沿，已经获得了越来越多的关注，因为它能够在持续降低系统整体功耗的同时，实现更高的性能。
先进逻辑（CFETs、逻辑-SRAM堆叠）和内存（3D-NAND、3D-DRAM）的新架构需要显著更高的输入/输出（I/O）密度，这要求将键合间距大幅缩小至小于0.3 µm的尺度。为了满足参数、良率和可靠性要求，需要在设计、材料、工艺设备和集成等方面采用全面的模块化方法。本文报告了首次通过精心优化键合介电材料、图案密度管理、铜晶粒工程和CMP凹槽控制，成功展示了100nm间距的W2W混合键合技术。

#用于GaN外延的111SOI晶圆

#全国产SOI晶圆定制加工   #468寸50nm-15um热氧片

库存片：

220nmSI高阻-3umSIO2-675umSI 6寸8寸 用于薄硅硅光

3000nmSI高阻-3umSIO2-675umSI 6寸8寸 用于厚硅硅光

#尺寸4-8寸 

#最小起订量1片

#热氧层厚度范围50nm-15um

#膜厚精度最高精度+-5nm

#厚膜SOI-减薄抛光工艺600nm到微米级，加离子束精修，超级高精度膜厚均匀性

 #CavitySOI-带空腔SOI晶圆，光刻显影刻蚀键合制作SOI一条龙

 #FDSOI -最薄顶层10nm，特殊工艺精修，粗糙度小，膜厚精度高

普通超薄：SMARTCUT+离子束精修

超级超薄：EPI+SMARTCUT+离子束精修

#超平硅片-TTV500nm

我们为客户提供晶圆（硅晶圆，玻璃晶圆，SOI晶圆，GaAs，蓝宝石，碳化硅（导电，非绝缘），Ga2O3,金刚石，GaN（外延片/衬底）），镀膜（PVD,cvd,Ald，PLD）和材料（Au Cu Ag Pt Al Cr Ti Ni Sio2 Tio2 Ti3O5，Ta2O5,ZrO2,TiN，ALN,ZnO,HfO2。。更多材料），键合（石英石英键合，蓝宝石蓝宝石键合）光刻，高精度掩模版，外延，掺杂,6寸DUVKRF电子束光刻等产品及加工服务(请找小编领取我们晶圆标品库存列表，为您的科学实验加速。

请联系小编免费获取原文

II. 实验
A. 测试载体设计
一个100 nm间距的W2W混合键合测试载体被构建，包含了通孔链宏（最多350万个链路），其通孔的设计为50 nm的关键直径（CD）。该设计还包括了孤立的Kelvin通孔阵列、蛇形梳状通孔链以及梳形-梳形通孔链，所有这些通孔链都有意设计了x和y方向的偏移，以更好地研究电气对齐误差的影响。
这些宏在通过混合键合将底层晶圆（M0和V1）与顶层晶圆（M0P和V1P）连接时才会发挥作用。键合垫布局和通孔链宏的设计借鉴了代际混合键合测试站点的经验，以确保晶圆和区域内铜（Cu）密度均匀，从而保证精确的CMP控制并消除可能的电偶腐蚀，从而提高测试宏的良率。
还包括了冗余（每个链路有2个通孔）通孔链，这样可以通过去除链中的单点故障来提高良率性能。然而，这种设计相比单链结构会带来面积和通孔连接密度的惩罚。
键合界面的表面形貌和铜通孔密度对于保持均匀的键合波传播和稳定的晶圆对齐至关重要。最初的设计中，铜空白区的大小和位置没有优化，这影响了键合过程。

图1
a) 3x4芯片阵列的光学图像，显示了没有保护区的水平通道，其中包含未中断的铜（Cu）通孔图案。
b) AFM线扫描图，显示在10 µm的距离内，10 nm的台阶高度（1 nm/µm的坡度）。
c) 经过优化的保护区设计的3x4芯片阵列光学图像，以更好地控制键合波传播的均匀性。

图1a展示了一个3x4芯片阵列的光学图像，可以看到铜空白区以及未中断的铜通孔图案的水平通道。通过轮廓仪测得，从密集的铜图案到氧化物区的台阶高度为10nm [图1b]。这一高度变化的距离大约为10 µm，导致了1 nm/µm的坡度，超过了无空洞混合键合的阈值。这些较大的表面形貌变化及其不均匀的径向分布将严重影响键合波传播的控制和对齐精度 [1-6]。因此，设计进行了优化，减少了铜空白区，并将剩余的区域对称分布在芯片周围。更新后的3x4芯片阵列如图1c所示。

图2
a) 红外（IR）叠加测量图。
b) 键合波传播快照，显示出不对称的键合前沿。

这种重复性台阶高度不均匀性的影响可以在初步键合后的通孔层测试晶圆中看到 [图2a]。唯一具有可接受（<40nm）对齐误差的区域是在晶圆的右侧，沿着X轴中心线。这与收集到的键合波传播数据一致 [图2b]，该数据展示了一个对称的波前从晶圆中心向外传播，沿着X轴中心线的区域。由于台阶高度空白通道是水平的，因此键合波在X方向的传播速度较快，而在Y方向传播较慢。这种不对称的传播导致了晶圆其他三个象限中的极端对齐误差（>100nm）。

B. 测试载体设置
底层的M0连接设计为200nm间距，以改善链条的L形和U形转弯区域的印刷完整性。在M0连接中内建了20nm的线边延伸，以确保通孔完全接触到铜（Cu）层，从而提供强健的链路良率，以测试混合键合连接。

混合键合所需的关键V1图案使用负调光掩膜和光刻胶进行打印，以达到50nm通孔关键直径（CD）目标。

图3.  Bossung曲线，用于确定50nm CD目标的曝光剂量/焦点窗口。不同颜色的曲线代表不同的曝光剂量。

绘制了Bossung曲线[图3]，用于确定深紫外（DUV）浸入式扫描系统上的适当曝光剂量/焦点窗口，从而使最终的CD达到50 nm。通过稳定扫描系统的设置和可重复的入场晶圆条件，有助于稳定测试结果[7]。在之前的光刻设置迭代中，经常出现缺失孔缺陷图案。

图4.  顶部CD-SEM
a) 测量数据，显示中心到边缘的变异约为7%。
b) 图像，展示了CMP后通孔图案。

通过通孔刻蚀后，从顶部扫描CD-SEM测量[图4a]显示平均CD为52.6 nm，晶圆内变异约为7%。刻蚀后的晶圆接受了阻挡/衬垫和铜种子（CuBS）沉积，随后进行电化学镀铜和退火处理。图4b展示了CMP后的通孔阵列，具有均匀的CD和圆形结构，铜或介质表面未见任何残留物或缺陷。

在旗舰ReflexionTM LK Prime CMP平台上进行了广泛的工艺和耗材开发，以精确控制铜凹槽到介质键合界面下方1nm的深度。

图5.  AFM
a) 3x5阵列的二维扫描，展示了可重复的铜（Cu）凹槽。
b) 线扫描，显示可控的1 nm铜凹槽。
c) CMP后1 nm凹槽通孔的TEM图像，通孔已经准备好进行键合。

原子力显微镜（AFM）二维扫描[图5a]展示了3x5通孔阵列的可重复凹槽，而线扫描[图5b]显示1nm的凹槽目标已经达成。横截面透射电子显微镜（TEM）图像[图5c]确认了Cu混合键合所需的1nm凹槽深度，并且通孔之间的介质界面是平坦的。关于金属化和CMP模块的进一步开发正在进行，以确保整个晶圆过程的稳定性和可重复性。光学检查确认用于预键合对准和键合后测量的对准标记仍然充满了铜且没有过度抛光。铜种子（CuBS）金属化过程和CMP模块开发的经验，以及它们在100 nm混合键合间距下对电气结果的影响，将进一步研究。

C. 键合工具和电气测试
键合过程使用了EVG Gemini FB XT系统，结合了SmartView NT3对准模块，能够实现99.7%晶圆上<50 nm的叠加对准误差。

键合后，晶圆经过退火、薄化和修整，然后进行硅CMP（ReflexionTM LK Prime）处理，完全去除剩余的顶层硅，选择性去除到下面的氧化物层。最终的掩膜层允许通过刻蚀剩余的顶部氧化物与下层铜线接触，从而与单个宏进行电气连接，接着进行铝沉积和减法刻蚀，创建探针垫[8]。电气测试使用Keysight的B1500参数分析仪在常温下进行。

III. 结果与讨论
A. 物理特性
初步的键合测试使用仅通孔测试晶圆进行，以确保能够实现良好的键合完整性。结果显示，TEM图像展示了优异的键合对齐，键合界面处的铜连接稳固，且介质界面没有分层现象 [图6a]。

图6.  TEM图像
a) 完全对齐的100 nm间距混合键合铜（Cu）通孔。
b) ~50%对齐误差的100 nm间距混合键合铜（Cu）通孔。

即使在约50%的对齐误差下，仍然有足够的铜金属接触，以确保适当的连接良率 [图6b]，尽管此时会有较高的电阻。

图7.  IR叠加
a) 测量数据矢量晶圆图。
b) 残余矢量晶圆图。

完全集成的堆叠晶圆已经完成键合，并且图7a展示了总红外（IR）对齐误差的代表性结果。图7b展示了拟合叠加测量的残余成分。晶圆上保持了出色的键合均匀性，表中显示了平移、旋转、偏移和残余成分 [表I]。

                                       表I. IR键合对齐结果

B. 电气分析
一个没有进行混合键合的短环结构被用于模块集成开发和电气验证。这有助于为未进行键合的通孔链的健康状况建立基准良率值，并可以用来隔离混合键合过程对全堆叠测试结构中观察到的任何良率信号的贡献。3.5百万链长的通孔链结果显示了良好的良率结果，但在晶圆的中半径区域也明显出现了链路连接性退化 [图8]。这一结果可以用于改进铜（Cu）通孔和线条的模块开发，以实现混合键合样品的高质量电气结果。

图8.  短环测试结构的电气结果，用于确定未进行混合键合时的通孔链良率基准。

全二维混合键合堆叠的TEM图像见图9a。

图9.   TEM图像
a) 100nm间距混合键合铜（Cu）通孔链链接。
b) 键合界面的放大图，显示了优异的铜接触，并且与键合介质的过渡平滑，且只有极少的钥匙孔空洞。

可以看到一个完全完整的十链接链段，具有100 nm的通孔间距，且在柱子中没有铜空洞。键合界面的放大图显示了优异的铜接触，且与键合介质的过渡平滑，只有一些小的钥匙孔空洞形成 [图9b]。由于通孔层较高的（约4:1）纵横比（AR），在数百万个通孔连接上，保持一致的高良率铜填充变得更加困难。关于铜种子（CuBS）过程的进一步实验正在进行中，包括整合基于先进逻辑的铜回流工艺，以改善铜种子侧壁的覆盖性 [9]。

稳定的电气良率基准结果是必要的，这些结果提供了统计上相关的信号，以确定基于输入通孔结构尺寸的最佳金属化模块条件。

即将进行的实验将减少通孔的纵横比至2:1，这将改善铜填充质量。通过优化从非键合短环测试载体中收集的电气信号，可以探索键合层通孔纵横比对混合键合过程的影响。这将有助于确定总铜体积对膨胀过程的影响，特别是在后键合热退火过程中，由于膨胀的改善，测试该激进间距下的电气良率 [10-12]。

为了确定输入工艺条件对混合键合的影响，进一步的实验将包括铜凹槽深度的分割、退火温度以及延长批次类型浸泡退火与单晶圆快速热退火条件之间的差异 [13]。SiCN键合介质界面材料的设置也在进行中，以提高模块能力，并将电气良率和可靠性与当前所示的密封四乙氧基硅烷（TEOS）薄膜进行比较。

IV. 结论
首次成功展示了100nm间距铜（Cu）混合键合技术。该技术通过精心的联合优化实现，包括：

1. 设计布局优化以减少表面形貌；

2. 键合介质的优化，以实现高键合强度；

3. 金属化过程的优化，以实现稳健的填充；

4. CMP优化，以获得出色的凹槽控制。

随着这一基准的建立，任何对集成方案的额外扰动都可以通过统计测试来评估其对混合键合过程良率和可靠性的影响，从而在如此激进的间距下实现超高密度I/O连接和极低延迟的信号传输速度。