晶圆到晶圆混合键合的前景
3D 集成是实现多芯片异构集成解决方案的关键技术，是该行业对系统级对更高功率、性能、面积和成本增益需求的响应。3D 堆叠正在电子系统层次结构的不同级别引入，从封装级别到晶体管级别。因此，多年来开发了各种各样的 3D 互连技术，涵盖广泛的互连间距（从 mm 到小于 100nm），并满足不同的应用需求。这种“3D 互连环境”如下图所示。形势是高度动态的，每种技术都会随着时间的推移扩展到更小的互连间距。在这项技术“光谱”的末端，我们发现了晶圆到晶圆的混合键合，有望实现高互连密度和小互连寄生效应。这种'混合'，Cu 到 Cu 和电介质到电介质的粘合技术使用 Cu damascene 技术来定义粘合表面，可能允许非常精细的间距缩放。直到最近，晶圆到晶圆混合键合的大批量制造主要局限于信号处理电路层上的堆叠图像传感器领域。最近，该技术被用于在3D NAND 层之上集成 CMOS 外围电路。这些商业应用利用了该技术每 mm2集成 100 万个互连的能力，这得益于约 1μm 的紧密铜互连间距。该技术的另一个优点是可以“混合和匹配”不同的材料和功能以及不同代的 CMOS 技术。在未来几年，我们预计应用程序领域将显著扩展。在系统技术协同优化 （STCO）的帮助下，电路分区将发生在设计层次结构的越来越低的级别——想想电路模块甚至标准单元。我们看到了memory-on-logic应用的首次发布，例如，在逻辑之上的 SRAM，这一直是开发先进的晶圆间混合键合技术的主要驱动力之一。为了在这些情况下充分利用晶圆间混合键合的潜力，研究人员必须成功地将互连间距缩小到远低于 1μm的尺寸。12寸 PECVD（应用材料机台 Product Gt）
SICN SIN SIO2
镀膜代工 代工
用于混合集成，超高的生产效率，颗粒度过关，膜厚均匀
晶圆间混合键合的当前工艺流程
当今的晶圆到晶圆混合键合工艺流程从两个完全加工的 300 毫米晶圆开始，具有完整的前端 （FEOL） 和后端 （BEOL）。流程的第一部分类似于片上BEOL 大马士革工艺，其中小腔被蚀刻到键合电介质中——其中主要使用 SiO2。空腔中充满了阻挡金属、晶种和铜。接下来是化学机械抛光 （CMP） 步骤，该步骤针对跨晶圆的高均匀性进行了优化，以产生极其平坦的介电表面，同时为铜焊盘实现几纳米的凹槽。精确对准后，通过使晶圆在晶圆中心接触，在室温下进行两个晶圆的实际键合。抛光的晶圆表面粘附导致强大的晶圆间吸引力，从而产生键合波，缩小从中心到边缘的晶圆间间隙。在这个室温键合步骤之后，晶圆在更高的温度下退火，以获得永久的电介质到电介质和铜到铜键合。新兴应用对当前的工艺步骤提出了挑战
随着应用领域的扩展，更高级的混合绑定实现正在出现。如前所述，有一种趋势是使 bonding 过程越来越接近前端，以实现logic-on-logic或memory-on-logicstacking。这不仅需要更精细的互连间距，还涉及键合步骤之后的更多后处理。一个非常具体的例子是背面供电网络 （BSPDN），对于该网络，晶圆到晶圆的键合是一个关键步骤。在 BSPDN 加工中，第一个晶圆的正面与载体晶圆粘合。然后将第一个晶圆的背面减薄，并通过 n-TSV 图案化、金属填充和背面金属化完成该过程。在这个例子中，部分 BEOL 加工（即集成用于电力传输的“最胖”互连线）是在晶圆键合工艺之后进行的。这些应用程序提出了更严格的扩展需求，对当前的工艺流程提出了挑战。主要缺陷涉及铜对铜的对准精度、键合前的晶圆纯度和拓扑结构，以及小互连间距下电介质和铜焊盘的键合强度。改进晶圆到晶圆混合键合工艺，实现 400nm 间距互连
在 2023 年 IEEE 国际电子器件会议 （IEDM 2023） 上，imec 报告了重要的创新，这些创新为前所未有的400nm 互连间距铺平了道路。这项工作是一项综合研究的结果，该研究考察了晶圆到晶圆混合键合的各个方面 [1]。设计改进以补偿缩放和对齐限制
Imec 研究人员首次提出了一种具有六边形网格和圆形铜焊盘的测试车辆设计，而不是具有方形或圆形焊盘设计的传统方形网格。新设计具有几个优点。它允许以尽可能密集的方式封装铜焊盘，所有相邻焊盘之间的距离相等。因此，随着进一步的缩放，这种配置可以更轻松地控制 Cu 焊盘密度，同时最大化 Cu 焊盘尺寸和间距。该团队还在研究使用相等或不相等焊盘设计的影响。在后一种情况下，顶部晶圆的关键铜焊盘尺寸比底部晶圆设计得更小。不等焊盘设计具有一些优势，包括更显著的键合覆盖容差、更低的寄生电容和在小互连间距下更高的介电击穿强度。精确控制表面形貌
在两个晶圆键合之前，两个晶圆的表面必须非常平坦和干净，以实现可靠的混合键合工艺。因此，CMP 是一个非常苛刻的工艺步骤。它还确保了铜焊盘的均匀凹槽，这意味着在键合之前，铜保持在介电表面以下几纳米处。这是退火后获得无空隙键合所必需的。通过在布局设计中将先进的 CMP 工艺与虚拟焊盘相结合，研究人员成功地精确控制了整个晶圆的铜焊盘高度和表面拓扑。SiCN 电介质可实现更好的键合强度和可扩展性
Imec 之前曾提议将SiCN 作为小互连间距的首选电介质。与 SiO2表面相比，SiCN 表面表现出更高的键合能——这意味着需要更多的能量来打破键合。此外，SiCN 还充当 Cu 的扩散屏障和晶圆钝化层，阻止气体扩散，从而产生热稳定性更高的键合界面。在缩放混合键合互连间距时，这些特性变得越来越重要。基于纳米压痕（一种评估键合强度的新兴技术）的测量证实，SiCN-SiCN 键强度明显优于 SiO2-SiO2键合强度。仅在 250°C 的键合后退火后即可获得高粘合强度，并且在较高温度下不会降解。具有出色电气性能的 400nm 间距互连器件
上述见解用于执行先进的晶圆到晶圆 Cu/SiCN 键合工艺。实际的键合是使用配备先进对准功能的商用高质量晶圆键合机进行的，这是对工艺成功至关重要的工具。300 毫米晶圆成功键合，产生了具有前所未有的400 纳米间距的铜互连。图 2：TEM 图像显示了以 400nm 间距连接的多个铜焊盘（相等的焊盘设计）。图 3：放大等焊盘设计的 400nm 间距长菊花链，用于评估 Cu-Cu 连接性（如 IEDM 2023 上展示的那样）。结果表明，成功控制了 Cu/SiCN 表面形貌、精确对准（导致 150nm 以下的覆盖层）和良好的电气性能（即低单接触电阻）。图 4：150nm 以下的晶圆到晶圆键合覆盖层（在 IEDM 2023 上展示）。需要 <100nm 覆盖控制
该团队还首次研究了键合覆盖与可靠性（即介电击穿和良率）之间的关系。结果证实，在小互连间距下，设计不等的铜焊盘的介电击穿强度高于相同焊盘。该团队还得出结论，对于这些 400nm 互连间距，覆盖控制需要小于 100nm，才能在大批量制造中获得足够的良率。因此，满足未来 3D-SOC 设计的需求对下一代晶圆键合设备的套刻精度提出了很高的要求。晶圆到晶圆混合键合已成为一种前景广阔的 3D 集成技术，可实现不断提高的 I/O 密度和更高效的功能晶片之间的连接。为了实现逻辑上存储器等应用（晶圆到晶圆键合发生在靠近前端的地方），必须将铜互连间距的缩放推到极限。网格设计的改进、对表面形貌的增强控制、使用 SiCN 作为电介质、对键合机制的基本理解以及改进的覆盖控制被认为是在 400nm（及以下）间距下实现电气功能和可靠铜互连的关键推动因素。这些结果为开发未来具有更小互连间距的晶圆到晶圆键合工艺奠定了基础。
