摘要——由于器件共享一个共同的导电硅基板，将半桥电路单片集成在同一个GaN-on-Si晶圆上是非常具有挑战性的。在本文中，我们提出使用GaN-on-SOI（硅绝缘体）技术，通过在GaN/Si(111)层上进行沟槽刻蚀并停在SiO2埋层中，来实现器件的隔离。通过精确控制外延生长和器件制造，成功实现了具有36 mm栅宽的高性能200 V增强型（e-mode）p-GaN高电子迁移率晶体管。本文展示了通过结合GaN-on-SOI和沟槽隔离技术，在同一晶圆上单片集成GaN功率系统的前景非常有希望，从而减少寄生电感和芯片尺寸。

关键词——p-GaN，AlGaN/GaN HEMTs，GaN-on-SOI，200V，沟槽隔离，单片集成

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Fabricated on 200 mm GaN-on-SOI With

Trench Isolation for Monolithic Integration

I. 引言
GaN功率系统在单片上的单片集成由于其能够抑制寄生电感、减少芯片尺寸并提高设计灵活性的优势，具有非常大的前景。对于半桥电路的单片集成，其中最重要的要求之一是隔离高侧和低侧器件的基板，因为它们需要连接到各自的源极，并且需要不同的偏置（见图1(a)）。因此，在GaN-on-Si上实现HEMTs的单片集成非常具有挑战性，因为这些HEMTs共享一个共同的导电硅基板。如果不隔离基板，图1. (a) 半桥电路简化图；(b) 在GaN-on-Si上HEMT的转移特性，基板偏置从−200 V到200 V，温度为150°C。可以观察到阈值电压（Vth）和驱动电流的严重偏移，尤其是在对Si基板进行负偏置时。

图1
(a) 半桥电路的简化图。
(b) 在150°C下，GaN-on-Si HEMT的转移特性，Si基板的偏置电压从-200V至200V。在负偏置Si基板时，观察到阈值电压（Vth）和驱动电流的严重偏移。

当偏置公共硅基板时，HEMT无法正常工作（见图1(b)）。目前，大多数GaN功率系统是基于多芯片解决方案制造的，这导致了高复杂性和高成本。这个问题可以通过GaN-on-SOI（硅绝缘体）技术来解决，使用沟槽隔离工艺，即通过GaN/Si(111)层刻蚀直至SiO2埋层，完全隔离器件。作为一种新技术，GaN-on-SOI首次报道时主要与SOI晶圆的适应效应相关，从而提高了晶体质量。接下来，通过键合展示了首个在晶圆上的Si MOSFET（金属氧化物半导体场效应晶体管）与GaN HEMT的集成。之后，成功制造了一个电流镜电路。最近，基于这一平台也报道了高电压GaN HEMT。

在本文中，我们展示了在200 mm GaN-on-SOI上制造的200 V增强型（e-mode）p-GaN HEMT用于单片集成。通过沟槽刻蚀实现了器件的完全隔离，并在相邻基板偏置从−200 V到200 V时验证了器件的正常工作。此外，器件的直流性能也与GaN-on-Si相当。本研究展示了在同一GaN-on-SOI晶圆上单片集成GaN功率系统的可能性。

II. 外延生长与器件制造
本研究中使用的SOI基板由1070 μm厚的Si(100)承载晶圆、1 μm厚的SiO2埋层组成。图2展示了（a）增强型（e-mode）p-GaN HEMT的示意性横截面，（b）制造的器件的顶视图，以及（c）基板接触的二次电子显微镜（SEM）横截面微图和（d）在200 mm GaN-on-SOI上制造的沟槽隔离的横截面微图。

图2
(a) e-mode p-GaN HEMT的示意横截面图。
(b) 制造的器件的顶视图。
(c) 基板接触的横截面二次电子显微镜（SEM）图像。
(d) 制作在200mm GaN-on-SOI上的沟槽隔离的横截面二次电子显微镜（SEM）图像。

并且具有1.5 μm厚的Si(111)器件层。SiO2的厚度是通过考虑基板的击穿电压和热阻来确定的。器件外延结构是通过金属有机化学气相沉积（MOCVD）在200 mm SOI晶圆上外延生长的。生长和表征的详细信息已在之前的文献中描述。

该外延结构包括（从底到顶）200 nm的AlN成核层、2.6 μm的（Al）GaN缓冲层、300 nm的GaN通道层、12.5 nm的Al0.25Ga0.75N障碍层和80 nm的镁掺杂p-GaN层。外延生长后，p-GaN层在N2气氛中进行了原位退火，孔浓度约为1×10^18 cm−3。详细的（Al）GaN超晶格缓冲层也在之前的文献中有所讨论。

为了控制外延生长过程中的应力并避免过度的晶圆翘曲，进行了精细的应力工程。优化后的外延结构展现出了高结构质量，晶圆翘曲度远低于50 μm，且表面平滑，根均方根（RMS）粗糙度为1.4 nm（在5×5 μm²的区域内），使用原子力显微镜测量。GaN-on-Si参考晶圆的（Al）GaN缓冲层厚度被调整为2.69 μm，以确保晶圆翘曲度在规范范围内。

e-mode p-GaN HEMT器件采用无金工艺模块进行欧姆接触和金属互连。栅极采用了TiN/p-GaN堆叠结构。采用氮离子注入技术进行水平隔离。在器件制造完成后，基板接触（50 μm × 50 μm）通过刻蚀（Al）GaN层直到Si(111)器件层，然后进行Ti/Al溅射沉积，以连接Si(111)和源极的功率金属。接着，沟槽隔离（宽度为20 μm）通过刻蚀（Al）GaN/Si(111)层直至SiO2埋层进行处理。最后，沉积了背端钝化层。GaN-on-Si和GaN-on-SOI的器件制造过程是相同的，唯一的区别是GaN-on-Si未进行沟槽或基板接触的处理。

图2展示了器件、基板接触和沟槽隔离的示意图。图3显示了200 mm GaN-on-SOI和GaN-on-Si在25°C和150°C下的（a）正向和（b）反向偏置垂直缓冲区漏电特性分布。图4展示了在施加基板应力电压为-200 V，持续时间为10秒后，200 mm（a）GaN-on-SOI和（b）GaN-on-Si晶圆在25°C和150°C下的缓冲区扩散分布。

图3
(a) 25°C和150°C下，200mm GaN-on-SOI和GaN-on-Si的正向垂直缓冲泄漏特性分布。
(b) 25°C和150°C下，200mm GaN-on-SOI和GaN-on-Si的反向垂直缓冲泄漏特性分布。

图4
在施加基板应力电压-200V并应力持续时间为10秒后，200mm (a) GaN-on-SOI 和 (b) GaN-on-Si 晶圆在25°C和150°C下的缓冲层色散分布。

这些功率器件的栅宽WG为36 μm，栅长LG为0.8 μm，栅源距离LGS为0.75 μm，栅漏距离LGD为6 μm

III. 结果与讨论
首先评估了GaN-on-SOI的缓冲层质量。图3显示，在25°C和150°C下，GaN-on-SOI的正向和反向垂直缓冲区漏电流与GaN-on-Si相似。在测量过程中，接地的是Si(111)器件层，而不是Si(100)承载层。此外，GaN-on-SOI和GaN-on-Si的缓冲区扩散均限制在约10%以内，如图4所示。为了测量缓冲区扩散，采用了带有10 μm间距的阴极和阳极端子的TLM（传输长度法）结构。在测量过程中，首先对Si(111)器件层施加−200 V应力持续10秒，然后在阳极上施加1 V电压，以监测TLM电阻随时间的恢复。缓冲区扩散可能与缓冲层中施主陷阱的电离有关。

图5总结了器件在25°C和150°C下的转移特性。两种晶圆均显示完全的e-mode器件，阈值电压约为1.6 V。进一步的测量（图6）也表明，GaN-on-SOI上的HEMT具有低的导通电阻Ron，约为10.8 mΩ·mm（@VDS = 0.1 V和VGS = 7 V），这一数值与GaN-on-Si上的HEMT的值10.6 mΩ·mm相当。在两种基板上，36 mm宽功率器件在VGS = 7 V时的最大漏电流达到9 A。

图5
36mm宽的e-mode p-GaN功率HEMTs在200mm (a) GaN-on-SOI和(b) GaN-on-Si上的转移特性分布，分别在25°C和150°C下测量。

图6. 25°C下，200毫米宽的36毫米e模式p-GaN功率HEMT在(a) GaN-on-SOI和(b) GaN-on-Si上的输出特性。

器件的OFF状态（VGS = 0 V）击穿特性（LGD = 6μm）在25°C下如图7所示。在1 μA/mm的漏电流标准下，GaN-on-SOI和GaN-on-Si上36 mm宽功率器件的击穿电压都约为600 V，能够满足200 V开关应用的要求，并具有足够的裕度。

图7. 25°C下，200毫米宽的36毫米e模式p-GaN功率HEMT在(a) GaN-on-SOI和(b) GaN-on-Si上，栅极电压VGS = 0 V时的关断状态击穿特性，基板接地。

进一步验证了GaN-on-SOI上通过周围沟槽隔离的器件隔离稳定性，如图8所示。图中显示，沟槽隔离的水平击穿电压在150°C时达到约700 V（图8(a)），并且SiO2埋层的正向和反向垂直击穿电压在150°C时均超过约500 V（图8(b)）。

图8. 25°C和150°C下，200毫米GaN-on-SOI上(a)沟道隔离的水平泄漏和(b) SiO2埋层的垂直泄漏分布。

最后，评估了GaN-on-SOI上通过沟槽刻蚀实现的器件隔离效果。图9(a)和(b)显示了通过测量器件的转移特性来评估GaN-on-SOI上器件的隔离效果，同时在不同电压下偏置邻近的Si(111)器件层。在图9(b)的插图中可以清楚地看到，当相邻器件的基板在−200 V到200 V之间偏置时，GaN-on-SOI上的器件转移特性非常稳健。这与GaN-on-Si上器件性能退化的对比明显，如图9(b)的插图所示。

图9. 通过在不同电压下同时偏置邻近的Si(111)器件层，测量器件的传输特性来评估GaN-on-SOI上的器件隔离，在(a) 25°C和(b) 150°C下进行。插图显示了150°C下GaN-on-SOI和GaN-on-Si的不同基板偏置下的阈值电压(Vth)变化。

该器件在GaN-on-SOI上的传输特性，通过沟槽隔离完全隔离时，在邻近器件的基板偏置在−200 V到200 V之间时非常稳健。这与图9(b)插图中所示的GaN-on-Si器件性能退化形成了鲜明对比。通过展示的高质量器件隔离，实现在GaN-on-SOI上的GaN功率系统单片集成非常有前景，并进一步探索GaN在高功率应用领域的潜力。

IV. 结论
高性能200 V e模式p-GaN HEMT成功地在200 mm GaN-on-SOI基板上制造完成。本文提出并验证了通过在GaN-on-SOI上进行沟槽刻蚀实现完全器件隔离，以便进行单片集成。我们的研究表明，结合沟槽隔离的GaN-on-SOI上的HEMT对于在同一晶圆上单片集成GaN功率系统具有很大的潜力，能够有效降低寄生电感和芯片尺寸。