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摘要
基于硅的量子比特被认为是量子计算扩展中最有前景的实验系统。首次展示了FDSOI CMOS技术作为平台，用于将孔和电子自旋量子比特与低温电子学共同集成。对于低温控制，我们展示了长器件的电压增益高达75dB，噪声为1Q·11y2-μm²/Hz，以及1.29mV/μm的阈值电压变异性。我们提出了一种标准单元，用于在商业22FDX®技术上实现两比特门，并展示了双量子点特性。最后，我们展示了在相同的FDSOI技术上实现的孔和电子量子比特，其操作时间低于1μs，且相干时间分别为40μs（Hahn回声）。

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文章名：FDSOI platform for quantum computing

作者：B. C. Paz\ G. A. Elbaz\ M. Ouvrier-Buffef, M. Casse3, F. E. Bergamaschi3, J.B. Filippini2, J. J. Suarez Berru2, P. L.  Julliard\ B. MartinezIDiaz,B.Klemf,V.ElHomsr, V. Champain\ V. Millory4, R Lethiecq\ V. Labracherie3, G.  Roussell, B. Bertrand3, H. NiebojewskP, F. Badets3, M. Urdampilleta2, S. De Franceschi4, T. Meunier1,2, M. Vine

单位：1Quobly, Grenoble, France

2University Grenoble Alpes, CNRS, Grenoble INP, Institut Neel, 38402 Grenoble, France 3University Grenoble Alpes, CEA, Leti,  Grenoble F-38000, France, and 4 University Grenoble Alpes, CEA, INP, IRIG, PHELIQS, Grenoble, France

I. 引言

图1：使用FDSOI技术的控制电子学和量子比特示意图。所提议的量子比特架构由线性阵列组成，包含4个串联的门，这是我们未来两量子比特门的标准单元。

量子计算（QC）的快速发展推动了半导体技术的探索，以提高量子比特的可扩展性[1]。完全耗尽硅绝缘体（FDSOI）作为一种有前景的技术，因其对通道的强电静态控制、减少的变异性、模拟性能以及较低的功耗而备受关注[2, 3]。量子比特与控制电子学的共同集成对于可扩展的高性能量子计算系统至关重要。孔和电子自旋量子比特[4, 5]以及用于控制和读出操作的低温电路[6, 7]均已在FDSOI上成功演示。本文首次讨论了FDSOI作为量子系统芯片（QSoC）平台的应用，其中晶体管和量子比特集成在同一芯片上，如图1所示。

在本文中，我们重点讨论了QSoC的共同集成挑战，例如有限的冷却功率、对无序和物理效应的敏感性，这些因素都必须在未来的低温FDSOI建模和设计工具包中加以考虑。基于此，我们回顾了如何利用FDSOI在量子计算架构中的优势的多种机会。随后，我们通过实验结果总结了FDSOI基础的量子比特的可行性，重点介绍了如电荷读出保真度、转动耦合（tc）控制、电荷噪声和可靠性等关键指标。

II. 器件与设置

第三节中的器件是在商业FDSOI代工厂使用标准CMOS工艺流程制造的。第四节中的器件是在CEA-Leti制造的，属于最先进（SoA）FDSOI量子比特器件，制造工艺流程与标准CMOS技术的偏差非常小。测量是在探针台、自己制作的低温探针和稀释制冷机上进行的。所有器件均在300mm晶圆上进行处理。

III. 低温CMOS与共同集成

在本节中，我们展示了FDSOI MOSFET在4.2K下的模拟参数，并讨论了子带间散射（ISS）和自加热效应（SHE）面临的挑战。我们还提供了4.2K下22FDX® MOSFET的统计抽样，使用芯片上的矩阵，并展示了在完全基于商业FDSOI制造的量子比特中生成的第一个耦合双量子点（DQD）。

A. 低温CMOS指标

图2：模拟参数跨导（gm/W）、输出导纳（gp/W）和固有电压增益（Av），随着通道长度和通道宽度的变化，在300K和4.2K下，V_BC = 0V。

图2显示了不同尺寸（通道长度L和宽度W）器件在300K（RT，红色）和4.2K（LT，蓝色）下操作时的跨导（g.m）、输出导纳（g.o）和固有电压增益（Av = g.d * g.n），其中V_GT = V_os - V_rn = 200mV。由于g.n主要由有效迁移率（μ_eff）决定[8]，对于长L器件，从RT到LT的g.n增大了3-5倍，具体增幅取决于W。另一方面，g.n的行为由有效迁移率和通道长度调制的结合决定。由于g.n和g.d都与μ_eff成正比，因此迁移率效应未能在Av中体现出来。对于较长的L，较短通道效应（SCE）的减少改善了g.n，从而提升了Av，并且在300K和4.2K下，随着L的增加，Av都有所提升。我们观察到Av在温度T上的小差异可以通过自加热效应（SHE）来解释，稍后会讨论。对于L = 150nm，我们在LT和RT下都测量到了约39dB的电压增益，这与FDSOI的报告值相当[9]。

图3：（左）gm/W vs. Vos，随着V_BG变化，长通道长度下在4.2K时的曲线。（右）I_ds/W vs. Vos，随着栅极电压超驱动（V_GT）变化，短通道长度下在4.2K时的曲线。

FDSOI技术中的背栅电压（V_oo）允许动态控制V_rn，增强性能并减少功耗[2, 10]。前向背偏置（FBB）是低温CMOS电路的重要辅助，可以用来在4.2K下将V_rn恢复到RT值。对于22FDX® EOT-2，在4.2K下需要FBB = 0.9V才能恢复RT的V_rn。图3显示了长L器件在RT和LT下的g.m(V_os)，该图显示了带有FBB的寄生峰，这表明存在子带间散射（ISS）[11]。因此，对于V_os值接近从单子带到双子带导电过渡的区域（大约在峰值附近），g.n可能低于V_oo = 0V时的值。相比之下，短通道器件通常不显示ISS，因为存在其他主导散射机制（由源和漏引起的中性散射以及弹道传输）[11]。因此，在选择低温CMOS晶体管的尺寸和偏置条件时，需要在长器件和短器件之间找到平衡：长器件具有较低的SCE和较高的Av，但更容易受到ISS的影响。

另一个在低温CMOS设计中需要考虑的重要方面是自加热效应（SHE）。较短的L器件提供更多的电流，因此可能会遭受更强的SHE效应，在低温下更为显著。图3显示了L = 100nm时在4.2K下的I_ds(V_ns)，在强V_GT下，图3中饱和区观察到的负斜率是SHE的一个标志，必须在设计低温电路时考虑：在较小的L下，SCE和SHE都会降低g.n，从而在4.2K下影响Av。

图4：（左）栅温度测量测试结构和测量设置示意图。（右）△T与输入功率的关系，在4.2K环境温度下，n型和p型MOS的△T变化。

图5：△T与输入功率的关系，随着环境温度和V_BC的变化，在饱和区操作的n型MOS。

图4和图5 显示了由于FDSOI CMOS晶体管功耗引起的温度升高（ΔT）。图4聚焦于4.2K下的低输入功率，显示在100μW时ΔT ≈ 20K。图5聚焦于更广泛的输入功率范围和温度（T）依赖性，显示在低温下（相对于常温），ΔT显著增加。这一增加是由于硅（Si）和硅氧化物（SiO2）的热导率降低，这妨碍了设备内部的热散失。值得注意的是，这一行为与施加的V_BC无关，因此前向背偏置（FBB）可以用来减少功耗，正如[10]所示。尽管这里的数据仅显示了低温CMOS模拟模块性能的直接影响，但在量子系统芯片（QSoC）中，它也可能会严重降低自旋量子比特的功能。

图6：（左）Pelgrom图（每个尺寸28个器件）（右）使用芯片内寻址矩阵在300K和4.2K下获得的低频噪声（LFN）。

图7：使用寻址矩阵测量的库仑钻石统计示例，DUT（被测器件）由商业22FDX® MOSFETs组成，宽度W = 80nm，长度L = 22nm。

最后，在QSoC设计工具包中必须考虑器件的变异性。为了启用统计抽样，我们已经在标准22FDX®中设计了芯片上的矩阵[12]。图6显示了低温下NMOS V_rn变异性相对于常温的增加（1.29 vs 0.93 mV·μm），并且噪声没有显著变化（SVG ≈ 10^-11V²·μm²/Hz @ 10Hz）。这些结果与预期的SoA 22FDX®值兼容[3]，并确认了使用多路复用电路来获取低温损耗（Vos，VGs）统计数据的兴趣。图7映射显示了通过相同矩阵获得的小型MOSFET库仑钻石特性。图案（钻石）中的变异性表明，标准MOSFET无法实现可重复的静电量子点（QD）。这可能是由于量子点靠近源/漏区（储层），在这些区域它们暴露于掺杂扩散和不均匀的静电环境中。

B. 22FDX®量子比特器件中的量子点

图8：
(a) 22FDX®量子比特器件的TEM横截面，包含3个栅（G1-G3）和2个访问栅（AGR, AGL）。
(b) 在35个芯片上进行的室温I_ds/W与V_GS的统计抽样，数据分别收集于晶圆的中心、中央和边缘位置。
(c) 两个电容耦合和隧道耦合量子点的理论稳定性图。
(d) 测量的稳定性图，展示了在22FDX® n型量子比特中两个耦合量子点的特性。

为了避免随机掺杂扩散和不均匀的静电景观，制造了由三个串联栅（G1、G2、G3）和两个访问栅（AGL和AGR）组成的多栅器件，这些器件与第III.A节中展示的矩阵和许多单个MOSFET器件集成在同一芯片上。访问栅使得量子点能够远离储层形成，并控制载流子在阵列中的加载。图8显示了在RT下测量的35个芯片的I_OS(V_GS)曲线，具有约75mV的电压增益（2.4mV·μm）。图8中的2D图展示了I_OS(V_G2, V_m)的特征，显示了两个耦合量子点（DQD）的特性。这些结果展示了第一个在商业平台上集成的双量子点（DQD），且没有偏离标准工艺流程（即，对数字和模拟模块没有影响）。

IV. FDSOI量子比特器件

在本节中，我们展示了在FDSOI中实现的电子和孔单自旋量子比特，采用不同的线性架构（面对面栅（FF）和串联栅（SR））。我们还展示了最新一代的FF和SR器件，由四个栅极组成，并集成了J栅以控制隧道耦合。最后，我们通过仿真结果以及用于大规模量子计算机的稳定性度量提供了一些见解。

A. 单量子比特

图9：
电子自旋量子比特。
(a) 和 (b) 显示了FF器件的扫描电子显微镜（SEM）图像，包括接触和微磁体后的处理步骤。
(c) EDSR的原理。
(d) 使用EDSR在0.1mT/nm的梯度下和在限制栅上施加1mV电压激励时，单电子的拉比振荡，频率为1MHz。
(e) 显示了Hahn回声序列的结果，展示了相干性随总自由演化时间的变化。

为了实现高对比度的单量子比特操作，我们的FF和SR量子比特包含了量子比特的陷阱势以及用来探测量子比特的电压计。图9展示了一个电子自旋量子比特，在FF器件中通过微磁体进行操作，如[4, 13]所述。使用电偶极自旋共振（EDSR）方法，观察到单个电子的拉比振荡，电子被放置在磁梯度中，并通过限制栅产生电场进行位移。当位移频率与由静态磁场引起的塞曼能量匹配时，电子的自旋以与梯度强度成正比的频率振荡。图9还显示了Hahn回声序列后的相干时间为40μs（相对于500ns没有回声）。尽管去相干时间受低频超精细相互作用的限制，Hahn回声序列能够抑制这些慢波动，并将量子比特带入由电噪声限制的相干状态，接近非纯化硅中的SoA [14]。

图10：
孔自旋量子比特。
(a) SR器件的扫描电子显微镜（SEM）图像。
(b) 通过Elzerman型读出测量的时间轨迹。部分轨迹显示相位信号出现跳跃，推测发生了隧道事件，因此测量到自旋向上。在这些器件中，我们实现了高达99.93%的电荷读出保真度，积分时间为1μs。
(c) 通过能量选择性读出测量的自旋向上概率，作为突发时间和频率偏移（相对于17GHz）的函数。

在同一技术中，图10展示了一个孔自旋量子比特，该量子比特实现于一个SR器件上，具有四个串联的栅极。由于强自旋-轨道相互作用，孔子允许通过局部电场进行自旋操作，而无需其他元素（与前述的微磁体不同）。通过自旋-电荷转换获得快速读出，其中电荷读出保真度在1μs积分时间内估计为99.93%。这种操作速度与SoA Si/SiGe器件类似[15]。

B. 双量子点中的隧道耦合控制

图11：
（左）具有分裂通道和J栅集成的FF配置中4个栅的示意图。
（右）在少电子状态下的DQD电荷检测。电荷检测器是位于底部电线的单电子晶体管（SET）。DQD位于栅T2和T3下方，位于顶部电线。尽管DQD与SET隔离，但它仍通过栅T1和T4与两个储层隧道耦合，这两个栅在2V时开启。2D图中的数字表示两个量子点的电荷占据（即1,1表示每个量子点中各有一个电子）。

图12：
在双量子点（DQD）中2个和4个电子的隔离状态。
对角线限定了量子点的电荷状态。这些电荷配置可用于两量子比特门操作。

图13：
在多电子（上）和少电子（下）状态下，通过DQD J3之间的障碍栅进行隧道耦合控制的定性分析。在少电子状态下，通过频率变化观察到调制现象，表现为（1,1）和（0,2）过渡中的随机事件，这表明一个电子正在从QD1隧道传输到QD2。

自旋量子比特的两量子比特门操作中的一个挑战是控制相邻量子点（QD）之间的tc。我们展示了我们的最新量子比特器件，通过集成J栅成功促进了所需的调节[16]。图11展示了在少电子状态下的DQD稳定性图，证明了我们能够实现量子计算所需的电荷状态。在图12中，我们展示了将DQD从储层中隔离并控制电荷占据的能力，而图13则确认了我们在少电子和多电子状态下对tc的控制，能够与SoA报告的数据相媲美。结合在IV.A节中展示的操作能力，FDSOI量子比特为系统的规模化奠定了良好的基础。

C. 数值仿真

图14：孔SR器件。
隔离双量子点（DQD）之间的隧道耦合随着相关J栅的变化而演化。通过栅反射测量交点过渡，并进行拟合以提取隧道耦合。仿真结果与测量数据在一个十倍调节范围内良好一致。

图15：
隧道耦合和量子点位置沿通道长度的变异性模拟数据，随着背栅电压的变化。
在前后Si/SiO₂界面处，Dit = 5×10¹⁰ cm⁻²。

3D器件仿真采用基于有效质量近似的Poisson-薛定谔求解器进行，并显示出与tc实验的良好一致性（见图14）。在低tc下的偏差可能是由于电荷噪声，当前我们的仿真模型中并未考虑这一因素。自旋量子比特的一个主要挑战是量子点位置的变异性。在图15中，我们展示了V_BG如何作为tc的有用控制旋钮；值得注意的是，tc控制的效率在较厚的硅通道中得到了增强。我们随后分析了V_oo和硅厚度对变异性的影响，展示了在存在Si/SiO2界面陷阱密度（Dit）为5x10^10 cm^-2时，硅通道内量子点位置的变化。图15显示，V_oo对量子点位置变异性有很大影响，并且反向背偏置的工作方式是更为可取的。值得注意的是，变异性与硅厚度无关，这意味着厚通道有助于确保对tc的强控制。

D. 电荷噪声与可靠性

图16：
PBTI（左）和低频噪声（LFN，右）在4.2K下的测量结果。
这两个参数用于评估器件的稳定性，并要求相对于CMOS进行特定的优化，以支持高保真度的量子比特操作。
右图中的虚线用于引导观察。噪声是在库仑峰的边缘处测量的。

BTl和LPN是量子比特器件稳定性的良好衡量标准，这对于支持大规模容错量子系统的发展至关重要。作为半导体器件中的一个关键可靠性问题，BTl引起的波动在低温下并未消失，尽管热激活事件有所减少[17]。图16显示，在应力下，BTl可以在几秒钟后达到数十毫伏，但最终会完全恢复。在FBB下，操作量子比特器件所使用的栅电压范围减小，这将提高器件的可靠性。如文献中先前观察到的[18]，图16还显示，FBB可以通过将载流子推送到通道的中部（即远离Si/SiO2界面）来改善LPN。因此，在选择操作V_BG时，必须在稳定性和变异性之间做出折衷。

V. 结论

大规模量子处理器的成功共同集成和部署将依赖于低功耗电路设计的创新、热量产生/传播的减少以及高效的低温冷却。我们展示了像ISS和SHE这样的物理效应在低温下变得更加重要，在设计模拟模块时必须考虑这些因素。因此，FDSOI促进的V_rn调制可能是功率优化的关键。

基于CMOS的量子比特还提供了双极量子比特系统的优势，其中电子和孔自旋量子比特可以为不同模块共同集成。在双极FDSOI平台上，我们制造了最先进的电子和孔自旋量子比特。这为系统优化铺平了道路，利用了电子的长去相干时间（例如量子存储器）和孔的强自旋-轨道相互作用（例如快速数据处理）在单一量子系统芯片（QSoC）中的结合。我们的研究结果表明，FDSOI QSoC平台在克服当前量子计算系统面临的可扩展性障碍方面可能发挥关键作用。