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摘要
随着今天28纳米FDSOI（完全耗尽硅绝缘体）技术进入工业化阶段，本文旨在总结FDSOI薄BOX（埋氧化物）所带来的关键优势，探讨技术演变过程中的发展以及在逻辑应用中如何扩展该平台所提供的新机遇。我们将总结FDSOI薄BOX所带来的优势是如何首先被探索和开发的，以及背偏技术如何成为FDSOI在低电压下提供卓越性能的关键。接着，作为开发创新平台和应用的解决方案，FDSOI技术还带来了许多机会，我们将详细介绍其中一些。特别是，我们将展示单片3D集成、适用于物联网（IoT）的超低功耗器件以及超灵敏传感器等应用。

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1.引言
经过15年以上的研究和工业化推进，具有薄埋氧化物的FDSOI（完全耗尽硅绝缘体）技术已确认其能够继续推动摩尔定律的发展，同时也为新兴应用提供了一个新的技术平台。基于薄埋氧化物的优势，背栅偏压技术是实现创新应用的关键。本文将详细讨论薄埋氧化物在电静电控制和阈值电压调制方面提供的优势。前栅器件与后栅的耦合为动态调节晶体管的阈值电压提供了强大的机会，使其能够在超低功耗模式和高速模式之间切换。这将成为物联网市场的一大优势，在这个市场中，能源效率和成本将是主要的竞争差异化因素。

2.超薄体和埋氧化物（BOX）器件的演变

图1. 设备结构作为电静电完整性（EI）函数的演变。我们考虑L = 栅长，TSi = 硅厚度，Tox = 栅氧化物厚度，Tbox = BOX厚度，k是拟合参数。

FDSOI技术的历史主要与硅薄膜和埋氧化物厚度的影响评估有关。许多研究突出了薄埋氧化物的优势，并使得晶体管的电静电特性和阈值电压调节相较于传统的硅体技术得到了改善。这一进展得益于对器件电静电完整性（EI）的建模【1,2】以及与CEA-LETI（无硅、局部SOI、厚BOX上的FDSOI、薄BOX上的FDSOI）密切合作开发的不同技术方法【3–8】。在文献【1,2】中，可以找到基于电压-掺杂转换理论的模型，该模型通常用于MASTAR软件。这些方程依赖于短沟道效应（SCE）和漏极诱导势垒降低（DIBL）的技术参数函数关系（Lel = 电气栅长，Tdep = 耗尽深度，Tox_el = 反转模式下的栅氧化物厚度，Xj = 结厚度，eSi = 硅介电常数，eox = 氧化物介电常数，Ud = 通道扩展势垒，Vds = 漏极偏置），见图1。

由于栅氧化物厚度的减少已经达到极限，电静电完整性（EI）变得受到耗尽深度和结厚度减少的控制。相关的技术解决方案主要基于增加局部通道掺杂并实施超浅结工艺。但随着设备的缩放和更高的通道掺杂，晶体管的可变性急剧增加，设备之间的阈值电压（Vth）不匹配对于SRAM大规模存储电路变得不可接受【2,7,8】。从传统的体材料设备到无掺杂薄膜设备的转换被认为是减少Vth不匹配的最佳解决方案【2,7,8,11】。基于这些考虑，图1解释了设备结构作为电静电完整性（EI）函数的演变。我们考虑L = 栅长，TSi = 硅厚度，Tox = 栅氧化物厚度，Tbox = BOX厚度，k是拟合参数。从传统体材料到厚BOX上的全耗尽SOI的演变是减少EI的一种方式，但集成在厚埋氧化物中导致了由于横向电场穿透而在BOX内产生的电静电耦合。在这种情况下，引入了拟合参数k来修正EI作为BOX厚度的函数。抑制这种寄生效应的最佳方法是减小BOX厚度，并在BOX下使用局部高掺杂区（接地平面）。在这种情况下，EI主要由硅薄膜厚度控制。

图2. DIBL 随硅通道薄膜厚度的变化（145 nm BOX，左曲线）以及在给定5 nm硅通道情况下，DIBL 随 BOX 厚度的变化【5】。

基于此，来自多个研究小组的许多仿真和电气特性测试都确认了必须同时减小硅薄膜和BOX厚度。例如，在图2中可以看到，在厚BOX情况下，将硅薄膜厚度从12 nm减小到5 nm，可以使DIBL降低40%，但随后再进一步减小硅厚度并未带来显著的增益。唯一的有效方法是将BOX厚度从145 nm减少到20 nm，进一步减少了30%的DIBL（数据来源于[5]）。

图3. 2000年代ST的薄膜方法（硅和BOX）的演变。

图4. ST的平面薄膜器件（薄硅通道和薄BOX）的演变。

在21世纪初，没有薄硅薄膜和薄BOX的商业化衬底可用，最早的非常激进的晶体管示范展示了短栅长、硅通道厚度降至5纳米以及局部BOX厚度降至10纳米的情况，这些实验是基于局部BOX集成和SiGe材料的牺牲蚀刻技术进行的。“硅-无物”（SON）方法使得薄膜与薄BOX以及基于经典硅晶圆的地面平面局部掺杂得以展示【3,4,8】。与此同时，基于145纳米BOX厚度的FDSOI衬底的集成与工艺被开发出来【6】。随后，薄BOX（20纳米）的FDSOI衬底开始投入使用，并且由ST、CEA-LETI、SOITEC和IBM等公司分享了在SON和FDSOI工艺中积累的知识，共同开发了用于28纳米节点的UTBB（超薄体和BOX）FDSOI（见图3）。UTBB FDSOI被ST采用，用于提供工业化的28纳米平台，并展示了可扩展性和性能，直到14纳米节点【9-12】（见图4）。

当然，不仅是薄膜的调整，技术与迁移增强器的兼容性，如SiGe通道、SiGe/SiC源极和漏极（SD），也能提升FDSOI平台的性能，并且提供与额外应力源（如应变SOI或III-V OI方法）兼容的可能性，从而进一步实现规模化【19,25】。

3.UTBB FDSOI 今天：体偏置优势

图5. 体偏置技术描述：设备的地平面可以作为第二个栅极来控制晶体管的阈值电压。当NMOS（PMOS）的井的极性为正（负）时，晶体管可以由于阈值电压降低而更快地切换（“前向体偏置”或FBB模式）。

FDSOI技术的一个关键优势是薄BOX的体偏置技术，因为设备的地平面可以作为第二个栅极来控制晶体管的阈值电压。例如，当对单个设备的井施加正（负）偏压时，NMOS（PMOS）晶体管可以因阈值电压降低而更快地开关【图5】，这被称为“前向体偏置”（FBB）。在电路中，FBB是通过对NMOS井施加正偏压，对PMOS井施加0V（电路中PMOS的Vs = Vdd）实现的。

这一技术为优化性能和功耗提供了极大的潜力。FBB可以在晶体管操作期间动态调节，为设计师提供极大的灵活性，使他们能够在需要时设计出更快的电路，并在性能要求较低时更加节能。同样，通过施加相反的体偏置，可以降低功耗，导致较高的阈值电压（Vth）和较低的静态功耗。

图6. 局部偏置技术通过在埋氧化层上局部刻蚀以访问地平面区域来实现。这种方法允许与传统散装器件并行共集成【13】。

图7. 在UTBB FDSOI中，Vth调制可以扩展到100 mV/V，导致±1 V体偏置下Ioff调制达到3个数量级【14】。

图8. 体偏置对器件阈值电压的影响。给定的正体偏置会对NMOS产生前向体偏置（FBB），对PMOS产生反向体偏置（RBB）。

图9. 体偏置示例：前向体偏置（FBB）提升性能。FBB（前向体偏置）的影响在低Vdd时最大【15,21】。

图10. 体偏置示例：3 V的反向体偏置可以帮助将功耗降低50倍。

这种局部偏置技术是通过在埋氧化层上局部刻蚀，访问地平面区域来实现的。需要专门的光刻和刻蚀步骤来提供这种访问，但这种方法允许在并行集成中使用传统的散装器件，其中FDSOI结构不是最有效的（例如在静电放电二极管（ESD）区域）【13】，见图6。这种技术不会引起面积损失，因为体偏置直接应用于电路区域，而不是每个器件。与散装器件相比，这种体偏置技术更加高效，允许前向偏置（由于BOX的作用，不会有结二极管漏电流，见图5）。它可以应用于动态工作状态，且在FDSOI中不会随着工艺缩放而衰减，最后但同样重要的是，这种方法在FinFET中效率低下，因为存在结漏电流。在UTBB（超薄体与盒结构）FDSOI中，阈值电压（Vth）的调节可以达到100 mV/V，从而在±1 V的体偏置下，Vth调节能达到3个数量级的关断电流（Ioff）（在Vg = 0时的关断电流，见图7）【14】。图8至图10展示了体偏置对电路性能的影响。特别是，前向体偏置（FBB）的影响在低Vdd（漏极偏置）时最大。这可以通过低Vdd时Vth调节引起的较大过驱动电压来解释（对于给定的ΔVth，低Vg时电流调节较高）。对于非常低功耗应用，UTBB FDSOI具有极大的优势：在低至0.5 V的Vdd下，性能提升可以高达5.5倍，前提是施加3 V的体偏置【15-17,21】。同样的结论也适用于反向体偏置：施加3 V的反向体偏置可以帮助将功耗降低50倍。

该技术还可以应用于需要非常高性能的电路，并且可以动态调整性能提升。

图11. 硅DSP（数字信号处理器）的频率。该电路在Vdd = 1.3 V时展示了2.6 GHz的频率，而在非常低的Vdd = 397 mV下，通过体偏置技术（FBB = 2 V），频率为460 MHz【16,17】。

图11来自[16,17]，展示了一个硅DSP（数字信号处理器）的频率和每次操作的能量。通过使用寄存器阵列配置进行1024 FFT（快速傅里叶变换）计算，获得了该DSP硅片的频率和每次操作的能量。该电路在Vdd = 1.3 V时能够达到2.6 GHz的频率，而在Vdd = 397 mV时，通过使用体偏置技术（Vbb = 2 V，体偏置）可以达到460 MHz的频率。[16,17]中的能量每次操作值表明，在固定的100 pJ/cycle的能量预算下，反向体偏置技术可以将频率提高59%或将能量减少17-20%，同时保持固定的频率目标。在Vdd = 0.56 V时，利用正向体偏置（+2 V）的提升，可以实现1 GHz的频率。

图12. UTBB FDSOI中前向体偏置技术带来的可能性总结：在高Vdd下，+2V前向偏置使性能提高超过20%。对于超低功耗应用，给定的目标频率可以通过更低的电压（0.4V vs 0.6V）来实现【17】。

总之，图12很好地总结了正向体偏置技术在UTBB FDSOI中的应用可能性：在高Vdd下，目标是最大速度时，+2 V的正向偏置使性能提高超过20%，同时具备高能效。这对应于“FDSOI提升”。对于超低功耗应用，通过正向偏置的提升，可以在非常低的电压下达到给定的频率目标。在这种情况下，超低功耗/中速应用可以实现Vdd低于0.4 V[17,22]。这为能源管理成为差异化优势的应用打开了大门，如物联网市场。

4.UTBB FDSOI 机会

当然，随着器件尺寸的缩小到物理极限，FDSOI仍然是兼容的，因为导电通道可以在宽度方向上缩小，最终形成纳米线晶体管。许多研究已经强调了与纳米线相关的优点，如短沟道效应（SCE）和漏电流引起的栅压降低（DIBL）的控制，但也强调了它们与源极和漏极（SD）增强器（如SiGe）的兼容性【18】。更多的创新性工作突出了将这些纳米线堆叠在一起的机会，以在保持最佳DIBL控制的同时，增加给定占地面积的驱动电流【19,20】。所有这些更多摩尔定律相关的创新现在都在FDSOI研发平台中提出，但这样的技术所提供的可能性远远超出了器件的缩放，并扩展到新的应用领域。

事实上，FDSOI结构的固有优势为超越传统摩尔定律开辟了许多机会，我们可以将生态系统扩展到新的技术和市场机会。

4.1. 物联网（IoT）

图13. 对于物联网（IoT）应用，FDSOI将提供在低Vdd下的高性能，且设备能够在进行感知时从高性能模式动态切换到两次通信之间的极低功耗睡眠模式（但不会关闭）。

除了逻辑应用外，新兴的物联网（IoT）市场将需要优化的性能和功耗。在图13中，我们展示了在物联网应用中，大多数设备将集成到无线传感器中，这些传感器将连接到一个网络，提供关于其环境（如温度、压力、光照等）的监测信息。此外，它们能够通过能量收集系统供电，将成为区分其他设备的重要特点，以避免在许多应用场景中更换电池。这要求它们能够在低Vdd下正常工作，并能够在进行感知时从高性能模式动态切换到两次通信之间的极低功耗睡眠模式。

通过在平面技术中实现完全耗尽的晶体管，UTBB FDSOI提供了一种简单的方式来共集成这些多重功能。在FD-SOI上，数字、模拟、混合信号和射频（RF）选项可以在同一芯片上共集成。其主要优势在于超低电压能力：这些晶体管能够在非常低的电压下工作【21,22】，甚至低至0.33 V。

图14. 采用28nm FDSOI设计的32位系统芯片，在能效（EE）模式下以0.45V运行，或在低泄漏（LL）模式下以0.33V运行，并具有工艺温度补偿。此技术可以应用于可穿戴设备，这些设备可能会经历大范围的温度变化，并且能够以非常低的能量供电【22】。

例如，图14来自【22】显示了一个32位的系统芯片（SoC），其设计为28纳米FDSOI，能够在能源效率（EE）模式下以0.45V工作，或者在低漏电（LL）模式下以0.33V工作，并具备温度补偿功能。这种工艺可以应用于可穿戴设备，这些设备可能会暴露在大范围的温度变化中，并以非常低的能量供电。

这一点对于物联网应用至关重要，这些应用可能通过能量收集技术获取能量，例如热能、振动、太阳能或射频能量。能够在最低功耗下运行，将为无线传感器网络的自主节点开发带来差异化。

4.2. 3D和新材料

由于先进光刻技术和未来性能增强器（如III-V族材料）的成本，10nm及更小工艺技术面临的挑战是最重要的问题之一。UTBB FDSOI平台和生态系统可以提供薄硅或III-V薄膜键合技术，为摩尔定律提供新的范式：通过将高迁移率材料集成到3D工艺中，实现性能提升和电路面积缩小【23,26】。

图15. 在Coolcube工艺中，技术方法提出将FDSOI基板键合到UTBB FDSOI CMOS晶圆的BEOL级别，并采用冷CMOS工艺进行第二级设备集成【24】。

3D单片集成（或Coolcube工艺【24】）提出了一种技术方法，包括将FDSOI基板键合到UTBB FDSOI CMOS晶圆的BEOL（后端工艺）级别（图15）。这包括低温键合技术和冷CMOS工艺，用于第二级设备集成。Coolcube工艺【24】是继续摩尔定律的自然和最有效的方法，提供了一种不太受光刻成本挑战的解决方案，并能够显著减少电路面积【24】。

图16. FPGA应用的3D功率-性能-面积基准测试【24】。该基准通过对两个14nm FDSOI技术层的堆叠模拟获得，中间有两层W/SiO₂互联。

基于此，许多与分区相关的问题出现，需要定义最佳策略：我们是否应考虑将NMOS放置在PMOS之上，或将CMOS放置在CMOS之上，并且两层CMOS之间需要多少连接？必须评估局部接触密度以定义最佳的面积增益，并计算包括两层设备之间额外接触引起的寄生电容的功率/性能-面积基准。例如，通过使用两个中间金属层，主要限制因素是电容和接触电阻【25】。通过Power-Performance-Area基准对FPGA（现场可编程门阵列）应用的3D性能评估已经在【24】中进行，模拟了14nm FDSOI技术的两层堆叠，且两层之间有W/SiO2互连（图16）。通过堆叠两层，面积减少了55%，能量延迟积（EDP）减少了40%。这比10nm节点的2D缩放效果更好，且3级CMOS可以超越7nm的要求。

但3D堆叠所提供的可能性还可以并行打开晶体管堆叠的途径（如n-FET堆叠在p-FET上）。这可能是优化不同通道材料和增强器（如Ge PMOS和III-V NMOS）的最佳解决方案，通过直接的衬底键合，如在COMPOSE3项目中提出的那样【26,29】。将III-V OI晶圆直接键合到SiGe OI（或GeOI）器件上的3D集成，可能是共集成这些材料的最佳机会，因为它们的工艺温度本身就较低。这种方法可以提供最优化和高效的方式，利用新的高迁移率材料提升性能，使用薄膜结构控制短沟道效应（SCE）和漏源引起的势垒降低（DIBL），并通过堆叠来增加面积，而无需面对光刻挑战和成本问题。

4.3. 超敏感传感器
UTBB FDSOI平台也可以适用于健康科学和环境应用。再次强调，FDSOI的主要优势是通过背栅偏置实现对晶体管体区电荷的增强控制，这种结果可以应用于FDSOI传感器，在这种传感器中，前栅因感应层电容变化或功函数变化而引起的任何电位变化，将通过背栅被放大并检测到。由于埋氧化层比前栅氧化层要厚得多，晶体管体区与前栅的电容耦合比与背栅的电容耦合要大。因此，任何前栅上微小的电位变化都会在背栅上引起较大的阈值电压变化，背栅可以作为感应区域。这使得FDSOI FET器件在对前栅上任何电位变化的敏感度上，比传统的MOSFET（没有背栅进行感应）要高。这个优势为许多应用打开了大门，例如气体传感和生物传感【28】。

图17。前栅器件的耦合因子（cf）对应于前栅晶体管的阈值电压变化（DVth）与背栅电位变化（DVbg）之间的关系。（cb）表示背栅晶体管的阈值电压变化（DVth）与前栅电位变化（DVfg）之间的关系。

实际上，背栅偏置是通过前侧接触实现的，方法是局部去除超薄的硅体和BOX层，并在硅基片中进行专门的植入，以获得与之的欧姆接触。图17可以通过耦合因子（c）来理解，它表示晶体管阈值电压（DVth）变化与背栅偏置电位变化（DVbg）之间的关系。

对于前栅控制的器件，我们定义cf为前栅阈值电压变化与背栅偏置电压之间的关系：

在经典的 UTBB FDSOI 器件（Lg = 28 nm 或更小）中，耦合因子 cf 大约为 80–100 mV/V，因为栅氧化物的电容 Cox 要远高于埋氧化物的电容 Cbox。首先，传感器可以连接到体内，检测引起的电位变化将改变前栅 FDSOI 晶体管的阈值电压。这将导致漏电流的变化，由于这种器件的亚阈值行为得到了很好的控制，漏电流变化可以非常精确地监测。

一种更具创新性的解决方案是利用 UTBB FDSOI 器件检测微小电位变化，通过交换前栅和体栅的角色。在这种情况下，我们可以在前述公式中交换 Cox 和 Cbox。背栅器件的阈值电压变化，作为小的 Vfg（前栅）电位变化的函数，现在由我们的背栅耦合因子 cb 定义：

图18. 28 nm FDSOI器件中Id(V背栅)的示例。前栅电压变化±100 mV可以使背栅器件的阈值电压变化±1.2 V。

图19. 当在前栅上施加小的电势（@Vd = 0.5 V）时，测量到背栅器件阈值电压的大幅度变化。大的体效应因子可用于检测和放大小的电势变化（几毫伏）以用于传感应用。

图20. FDSOI技术允许的传感器设备示例。前栅氧化层和背栅氧化层可以结合用于电容耦合和信号放大，在矩阵中进行多种物质的检测。

由于 Cbox < Cox 和 CSi，耦合因子 cb 与 cf 相似，因此我们可以在 28 nm FDSOI 器件上轻松测量到 12 V/V 的背栅耦合因子 cb（见图 18 和图 19）。这种结果可以用于 FET 传感器，其中由于连接的传感层，前栅的任何微小电位变化都会被大幅放大。例如，如果在传感操作期间保持漏电流恒定（见图 18），并且前栅发生 100 mV 的电位变化，那么阈值电压将发生 1.2 V 的偏移。这使得 FDSOI 器件对栅极上的任何电位变化比经典的 MOSFET 更加敏感，因为在后者中没有背栅可以进行感测。这种 UTBB FDSOI 器件的超高灵敏度将为低成本集成非常小的传感器开辟道路，并提供通过矩阵方法进行多重传感的可能性，例如在气体传感阵列中（见图 20）。

图21. 来自[27]的检测示例：在60°C下，铂层响应的表面电荷变化与氢气浓度的关系。

图21的结果来自[27]，提供了一个在H2存在下的铂电极反应示例。H2在多晶铂上的化学吸附伴随着部分电子转移，且电荷测量是在60°C的工作温度下，针对不同浓度（从0.5%到4%）进行的。可以看到，铂表面生成的电荷可以通过直接连接到该铂层的UTBB FDSOI设备的前栅轻松检测到，该设备可以集成在UTBB FDSOI电路的BEOL中。当然，传感器的非常高灵敏度使得能够检测到非常小的H2浓度，同时减小传感面积。

5.结论

本文重点介绍了带有薄埋氧化层的UTBB FDSOI技术如何证明其能够推动摩尔定律的发展，并且如何为新兴应用提供了一个新的技术平台。我们探索并发展了薄BOX所提供的优势，并强调了背栅偏置技术是FDSOI在低电压下提供卓越性能的关键。随着UTBB FDSOI技术也成为开发创新平台和应用的解决方案，我们详细介绍了一些机会。特别是，我们详细讨论了与单片3D集成方法相关的机会，这种方法可以提供通过集成新型高迁移率材料来提高性能、薄膜结构来控制短沟道效应(SCE)和漏电效应(DIBL)、以及堆叠以获得面积增益，而不受光刻挑战和成本限制的最优化和高效方式。我们还探索了与UTBB FDSOI固有的背栅偏置优势相关的机会，特别是在物联网市场的超低功耗应用，以及气体/生物传感器领域的新机会。