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I. 引言
随着CMOS技术的不断缩小，能够在GHz范围内运行，它为模拟、数字和RF功能在同一晶圆上的低成本集成提供了机会，适用于系统级芯片（SoC）应用【1】。集成在硅上的SoC电路容易受到基板损耗和耦合的影响，尤其是当RF模拟和数字功能被集成到同一芯片中时。在数字电路中，基板耦合还可能通过体效应改变器件的阈值电压，从而导致逻辑门传播延迟的波动【2】。SOI技术的发展带来了一个主要优势，即提供高电阻率硅（HR-Si）基板能力，这对于高性能RF集成电路是必不可少的【3】，能够显著减少基板的RF损耗和串扰【4】。然而，氧化的HR-Si晶圆由于氧化层中的固定电荷（Qox）而存在寄生表面导电（PSC）问题，这些电荷会吸引自由载流子靠近Si/SiO2界面，从而降低基板的有效电阻率（ρeff），并增加基板损耗【5】。此外，PSC增加了基板源的非线性【6】，RF设备对DC电压的变化更为敏感【7】。为减少这些寄生效应并增强硅材料的HR特性，已开发出几种技术。引入富陷层被证明是最有效的技术，并且与工业SOI晶圆的制造以及标准CMOS工艺的重要热预算兼容【5】。这些陷阱捕捉自由载流子，位于Si/SiO2界面，从而使基板恢复其标称电阻率【5】、线性，并消除DC依赖性【6】【7】，从而大大减少RF损耗和串扰【8】。
本文的目的是比较在标准或富陷HR-SOI UNIBOND晶圆上制造的被完全耗尽（FD）SOI MOSFET的静态和RF性能，这些晶圆均由SOITEC提供。

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文章名：RF SOI CMOS Technology on Commercial  Trap-Rich High Resistivity SOI Wafer

作者：K. Ben Ali, C. Roda Neve, A. Gharsallah and J.-P. Raskin

单位：Institute of Information & Communication Technology, Electronics & Applied Mathematics (ICTEAM)  Université catholique de Louvain (UCL), Louvain-la-Neuve, Belgium

II. 设备描述

图1. FD SOI MOSFET的横截面图：(a) HR-SOI晶圆上的FD SOI MOSFET，(b) 富陷HR-SOI晶圆上的FD SOI MOSFET。

富陷HR-SOI基板的钝化效率在市售的200毫米工业SOI晶圆上进行了研究。测试设备为1 µm厚的铝共面波导（CPW）和nMOS FD SOI晶体管，这些器件采用标准CMOS工艺制造【9】。50-Ω CPW线的尺寸分别为38、18和213 µm，分别为中央导体、槽空间和接地层。FD SOI MOSFET的横截面如图1所示，具有400 nm的BOX层、80 nm的薄活性硅膜和25 nm的栅氧化层厚度，全部位于一个HR-Si承载基板上（> 1 kΩ·cm）。所研究的FD SOI MOSFET的栅长（L）为2 µm，具有20个栅指，每个栅指宽度为20 µm（W）。考虑到通道掺杂的方式，包括本征掺杂（1015 at/cm³，称为NiN）和标准硼掺杂（4x1016 at/cm³，NP2N）。

III. 测量结果
A. 基于富陷HR-SOI的CPW线谐波失真

图2. HR-SOI和富陷HR-SOI上的CPW的谐波失真。

图3. HR-SOI和富陷HR-SOI上CPW的有效电阻率。

在富陷HR-SOI和HR-SOI基板上，2000 µm长的CPW线上900 MHz信号的2次和3次谐波输出如图2所示。在富陷HR-SOI基板上，2次和3次谐波分别减少了超过25 dB和35 dB。尽管HR-SOI基板具有较高的标称电阻率，但CPW在HR-SOI晶圆上感应的有效电阻率（eff）【10】仅为210 Ω·cm（图3），这也解释了在输出端测得的高谐波水平【6】。幸运的是，富陷HR-SOI基板减少了CPW线的谐波，并完全恢复了基板的HR特性，测得的eff值高于4 kΩ·cm。对于HR-SOI晶圆，在CMOS工艺之后观察到eff的退化（降低了4倍）。这种退化可以通过在处理过程中产生的热供体的影响来解释。相反，富陷HR-SOI晶圆的RF性能、eff和其他优点在CMOS工艺后保持不变（图3）。在不同直流偏置条件下的附加测量（这里没有显示）也确认了CPW对富陷HR-SOI基板施加电压的RF性能不敏感性。

B. FD SOI MOSFET的直流和射频特性

图4. NP2N和NiN FD SOI MOSFET的归一化ID-VG和gm-VG特性。

在18片HR-SOI和富陷HR-SOI晶圆上分别进行了直流和射频测量。2 µm长FD SOI nMOS的归一化ID-VG和gm-VG曲线如图4所示。对于这两种晶圆，结果展示了两种通道掺杂水平（NiN和NP2N）的FD SOI MOSFET的相似直流特性。

图5. NP2N和NiN FD SOI MOSFET的gm/ID比率与ID/(W/L)的关系。

图6. NiN和NP2N FD SOI MOSFET在VD=1.5 V时，截止频率随电源电压（VG）的变化。

为了公平地比较两种晶圆上的所有类型的晶体管，并消除阈值电压变化的影响，我们提取了gm/ID与ID/(W/L)的关系（图5）。FD SOI器件的低体效应系数使得在HR-SOI和富陷HR-SOI技术上都能获得几乎相同的高gm/ID值（35 V⁻¹）。使用Anritsu 37369A结合HP4145A从0.04 GHz到40 GHz进行了高频测量。使用一组专用的校准结构从测量中去除了焊盘寄生效应。图6展示了预期的H21，并且分别对于NiN和NP2N FD SOI MOSFET在两种晶圆上的相似性表现优秀。

IV. 结论
在HR-SOI和富陷HR-SOI晶圆上测量的FD SOI MOSFET的实验静态和射频特性之间的优秀匹配，清楚地表明，BOX下方富陷层的存在不会改变SOI MOS晶体管的直流或射频行为。由于使用富陷HR-SOI晶圆时，基板损耗和串扰大大减少，并且这些优势在CMOS工艺后也得以保留，富陷HR-SOI技术可以被视为在同一芯片上共同集成数字、模拟和射频器件的优秀解决方案。