摘要：4H−SiC 是一个有前景的量子光子集成电路材料平台，因其宽禁带、高折射率和多种光学可调缺陷，同时与 CMOS 制程兼容。然而，由于 SiC-绝缘体制程中 SiC 厚度的不均匀性，目前尚无法制造集成色心的芯片级光子集成电路。我们将掺杂选择性光电化学刻蚀概念应用于 SiC-绝缘体堆叠，极大地降低了总厚度变化（TTV）。我们通过选择性刻蚀高 TTV 的牺牲性 n 型层，并停止在外延定义的本征层上，从而实现 SiC TTV 降低了 7 倍。在选择性刻蚀的 SiCOI 上制造的光子器件展示了高光学元件产率，同时保持了 SiC 中 920 nm 单模光学元件的记录低传播损耗（2 dB/cm）。最后，我们通过测量零声子线发射，展示了与色心的刻蚀过程兼容性，并将其应用于我们制造的波导中。这项工作首次成功展示了 SiCOI 中与色心发射兼容的 TTV 降低方法，为可扩展的 4H−SiC-绝缘体集成光子学在量子技术中的应用迈出了重要步伐。

关键词：碳化硅，量子光子器件，自旋缺陷，光电化学刻蚀

ALOOI晶圆；--氧化铝薄膜晶圆，键合工艺和镀膜工艺

TAOOI晶圆--氧化钽薄膜晶圆，镀膜工艺

SINOI晶圆；--超低损耗氮化硅薄膜晶圆，

6 8英寸 SICOI晶圆；新型量子,非线性光学平台

6寸LTOI晶圆批量供应；铌酸锂的有力的竞争对手，薄膜钽酸锂晶圆

8寸LNOI晶圆;8寸LNOI助力更大规模薄膜铌酸锂产品量产

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引言：

4H−SiC-on-绝缘体（SiCOI）因其具备宽禁带、高折射率以及与光子相关的缺陷而被认为是量子技术集成光子的潜在平台。近年来，已有多个开创性的实验展示了其在量子网络组件中的应用。4H−SiC具有以下特点，使其成为芯片集成量子网络组件的理想材料：它具有如二价空位等色心，能够与电信波长附近的光子进行相互作用，具有较长的自旋相干时间，展示出较强的二次非线性（χ2），并且其大规模硅晶圆供应链可以与CMOS制造工艺兼容。然而，SiC-on-绝缘体（SiCOI）制程中SiC厚度不均匀性给其在晶圆尺度上的应用带来挑战，使得4H−SiC的固有特性难以在SiCOI器件中实现。

在最常见的SiCOI制程中，SiC晶圆与Si/SiO2基板结合，随后通过机械研磨和抛光进行薄化，导致SiC的总厚度变化（TTV）在100毫米晶圆上达到2−5 μm。光子组件，如光耦合器和微环谐振器，对于有效折射率和SiC厚度有严格要求，以维持所需的效率。因此，TTV对光子器件的性能和制造产量有不利影响，限制了光学元件的横向尺寸。晶圆级光子器件的生产需要晶圆上TTV小于10 nm，以实现高制造产量和光学元件的高效耦合。为了降低TTV，一些方法如离子切割和层转移技术已被提出，能够制造低TTV的SiCOI薄膜（<10 nm），但由于高能离子轰击会导致晶格损伤，因此光学性能较差。此外，离子轰击造成的缺陷会干扰色心的光学特性，因此离子切割通常被认为不适用于集成量子缺陷。在钻石中，植入后的过生长被证明可以减轻晶格损伤问题；然而，较高温度（>1600°C）的生长温度与SiCOI器件堆栈不兼容，因为SiO2和SiC的热膨胀系数不匹配。因此，仍然没有展示出一种能在不损害光学质量的情况下，通过SiCOI制造低TTV的制程方法。

选择性湿法刻蚀配合牺牲性表面层避免了离子切割过程中晶格损伤，同时消除了研磨和抛光带来的厚度变化。光电化学（PEC）刻蚀是少数对SiC有效的湿法刻蚀方法之一，近期研究已证明使用PEC刻蚀稀释KOH溶液可以选择性地刻蚀4H−SiC层，并通过多次刻蚀停顿显著减少TTV。本文中，我们展示了利用掺杂选择性PEC刻蚀来减少SiCOI薄膜的TTV，方法是使用掺n型的牺牲层，位于无意掺杂的（i型）器件层上方。通过在初始研磨和抛光步骤后使用PEC刻蚀，我们制备了TTV仅为88 nm的SiCOI薄膜，而使用传统的研磨和抛光技术，TTV为628 nm（提高了7倍）。我们制备的PEC刻蚀样品在匹配设计共振和线宽的racetrack谐振器器件上，显示出较高的产率，优于传统的研磨和抛光样品。此外，我们还制造了具有二价空位缺陷的SiCOI波导，并证明PEC刻蚀过程没有影响零声子线（ZPL）发射。此项工作是首次探讨4H−SiCOI芯片到晶圆尺度制造可行性，为光子平台的成熟迈出了重要一步。

结果与讨论

图 1. SiCOI 制造工艺示意图，描绘了 SiCOI 光子器件制造的分步工艺流程。(a) 在 n 型衬底上生长 i 型 SiC 层。(b) C 离子注入和退火，在 SiC 表面附近形成双空位缺陷色心。(c) ICPCVD 沉积 SiO2。(d) 将 (c) 中的材料堆叠键合到 Si/SiO2 处理晶圆上。(e) 通过研磨和抛光将 n 型衬底从体晶圆减薄至约 6-8 μm，引入额外的 TTV。(f) 掺杂剂选择性 PEC 刻蚀去除 n 型衬底层，降低 TTV。(g) SF6/O2 干法刻蚀将材料减薄至单模波导的最佳厚度。(h) 电子束光刻图案化和干法刻蚀制造跑道谐振器。

图 2. 三电极光电化学流动池实验装置示意图，其中图 1e 中的 SiC 叠层作为工作电极，Pt 对电极，Ag/AgCl 参比电极，以及聚焦紫外照明

如图1e所示，4H−SiCOI薄膜通过PEC刻蚀设备表征了氧化速率与电压的关系。首先刻蚀了具有高厚度变化的n型牺牲层（图3a，橙色曲线）。发现钝化峰电压为0.97 V vs Ag/AgCl，因此选择了0.7 V vs Ag/AgCl的刻蚀电压，以选择性刻蚀牺牲层（图3b和S2）。电压选择非常重要，电压过低可能导致刻蚀停顿层选择性差，而电压过高则可能导致刻蚀不稳定或提前钝化。刻蚀电流稳定在约12 mA，直到n型层的最薄部分被完全刻蚀（约20C），此时电流由于i型层的较低刻蚀速率而减少。最终，当通过29C的电荷后，电流稳定在0.8 mA（图S2），表明n型SiC已完全刻蚀掉。

图 3. 电化学数据 (a) n 型（橙色）和 i 型（绿色）在进行选择性 PEC 蚀刻之前和之后的线性扫描伏安法 (LSV) 曲线。(b) 恒压保持，电压为 0.7 V vs Ag/AgCl，在选择性还原后电流稳定后停止。

经过稳定的刻蚀电流后，我们进行LSV扫描，表征i型层的氧化速率与n型牺牲层相比的电压关系（图3a）。经过PEC刻蚀暴露的i型层在明显低于n型的电压下发生钝化，与Pavunny等人的先前报道一致。选择的刻蚀电压（0.7 V vs Ag/AgCl）高于i型层的钝化峰电压，导致i型的刻蚀速率明显低于n型，从而具有良好的选择性。

从20到29C的电荷转移过程中电流的逐渐减少（图S2中的1750到2750秒）是n型SiC厚度变化的结果。当暴露出i型层时，平均面积刻蚀速率降低，导致渐进下降的斜率，如果层的TTV较高，则下降更加缓慢。通过计算n型层与i型层的刻蚀电流比作为刻蚀速率的比率，PEC刻蚀的选择性估计为15:1。通过去除刻蚀区内的干涉图案或彩虹样的干涉图案，可以直观地观察到TTV的减少（图S3）。

图 4. SiCOI 叠层中外延 SiC 层的蚀刻材料表征横截面 SEM 图像（a）研磨抛光后；（b）PEC 蚀刻后。比例尺为 5 μm。（c）PEC 蚀刻后，用触针轮廓仪表征蚀刻深度和表面形貌。

通过交叉断面SEM对PEC刻蚀后SiC形貌的表征如图4a和b所示。副电子发射显示了不同掺杂区域的深浅对比，便于检查不同掺杂的SiC。我们观察到明显的外延层，i型层厚度约为5.2 μm，n型缓冲层厚度约为0.5 μm，n型牺牲层厚度约为3.8 μm。我们注意到，由于研磨引起的TTV，n型牺牲层的厚度可能根据位置变化超过1 μm。显然，顶层n型牺牲层和n型外延缓冲层已经完全被PEC刻蚀去除，i型层的厚度几乎没有变化，展示了良好的选择性（图4c）。最终刻蚀区域具有低表面粗糙度（Rrms = 0.73 nm，图S4）。通过样条测量，刻蚀深度约为5.5 μm，这与表面n型层的去除和i型层的停止相符（图4c）。

图 5. SiCOI 样品的 TTV 分析厚度分布及映射 (a) 研磨抛光后 (b) 掺杂剂选择性 PEC 刻蚀后以及 (c) 减薄至 250 nm 后。所有测量厚度的面积均为 0.79 mm²。

为了表征掺杂选择性PEC刻蚀对TTV减少的影响，我们对SiC样品在制造过程中的三个阶段进行了厚度映射测量：研磨和抛光后（图5a）、PEC刻蚀后（图5b）以及干刻至最佳光子厚度后（图5c）。所有比较的SiC区域面积为79 mm²，测量间隔为0.25 × 0.25 mm。TTV通过取厚度测量均值的三倍标准偏差（3σ）来量化。在研磨和抛光步骤后，TTV为628 nm（图5a）。经过PEC刻蚀后，厚度分布显著更窄，TTV为84 nm。通过选择性PEC刻蚀方法，TTV减少了7.5倍。最后，干刻至250 nm后，TTV为88 nm，因此干刻剩余的4.75 μm SiC对TTV的影响不大。

研磨和抛光后的厚度变化图案具有较长（厘米尺度）特征，这是SiCOI薄膜常见的特征。然而，PEC刻蚀后的厚度变化图案更加复杂（毫米尺度）。我们预计PEC刻蚀样品中的厚度变化图案是由于聚焦Hg灯点光强差异的结果。为了说明这一点，光束的强度分布与厚度图和PEC刻蚀SiC样品的照片进行了对比（图S5）。显然，光强模式已传递到PEC刻蚀样品的厚度变化中。因此，显然存在光依赖的刻蚀速率，导致厚度变化被引入到刻蚀停顿层，而n型牺牲层的较厚部分仍被去除。

此外，我们在这里只展示了使用一个刻蚀停顿来减少TTV的结果，这也作为承载光子器件的层（下文讨论）。然而，先前的研究表明，使用更大的掺杂对比度（即p型而非i型）可以提高选择性，并且通过堆叠多个刻蚀停顿可以通过多个选择性刻蚀实现更大的有效TTV减少。光子器件通常在具有较高掺杂的层中遭受较高的传播损耗，但在优化的牺牲性多层堆叠中，作为中间刻蚀停顿层的p型层可以与最终器件层保持i型层。因此，虽然这里展示的TTV减少已经非常显著，但通过改善光源均匀性、增加掺杂对比度以及堆叠对比掺杂层，还有进一步改善TTV的机会。我们预计通过对该基本过程的简单优化，可以实现100毫米晶圆上TTV<10 nm的目标。

图 6. 周长为 201.7 μm 的跑道谐振器的光学测试叠加端口光谱，显示 (a) TE 族谐振模式和 (b) 由于样品厚度变化导致的 TE 和 TM 谐振模式的混合。(c) 样品上的光学元件图，其中单峰和分峰器件位置通过颜色区分。

图 7. 谐振波长偏移。(a) 标记为 1-9 的器件谐振波长偏移图。器件 1 50 pm 以内的器件位于绿色区域，250 pm 以内的器件位于黄色区域。(b) 从跑道型谐振器直通端口测量的谐振波长图；(c) (a) 中映射的器件的谐振波长偏差 (ΔλR)。ΔλR 是相对于器件 1 计算的。峰值位置由洛伦兹拟合确定。

为了验证PEC刻蚀方法是否能够实现低损耗光子器件并具有高制造产量，我们在干刻至250 nm后制造了racetrack谐振器。我们制造了104个不同耦合长度（14.53、36.48、46.67和55.35 μm）的racetrack谐振器，发现其中58%的器件展现出与设计匹配的共振和线宽，而使用无PEC刻蚀的方法制造的相似器件仅为19%（图S6和表S2）。我们选择关注耦合长度最短（14.53 μm）的器件，因为它们展现出了最强的共振。模拟结果确定了给定传播损耗的最优耦合长度（图S7）。因此，我们决定专注于这些器件的分析。在这些器件中，PEC刻蚀区域内的所有器件均观察到清晰的共振。而仅使用研磨和抛光方法时，观察到的racetrack谐振器中清晰共振的器件不到一半。

图 8. 298 K 和 7 K 下波导集成缺陷输出的 ZPL 发射测量光谱。冷却后，基面取向的 PL3 和 PL4 出现了尖锐的 ZPL，而轴向取向的 PL1 和 PL2 则出现了宽阔的 ZPL 特征。

在测试的22个racetrack谐振器中，有12个仅在通过端口和丢失端口的光谱中观察到一个共振家族，表明其表现出所需的单模行为。然而，10个器件显示出了多个共振家族，由不同的自由光谱范围（FSRs，见图S8）所示。我们怀疑这种多模行为是由于器件内的模态转换，可能是波导长度方向上的TTV（总厚度变化）导致的，因为我们的光栅耦合器是为横向电场（TE）极化优化的，而我们的波导只支持基本的TE模式和横向磁场（TM）模式。

在测量的单模器件中，平均传播损耗为17 dB/cm。表现最好的器件测得传播损耗为2.2 dB/cm，这是作者所知的SiCOI中单模波导的最低传播损耗（见图S9）。该冠军谐振器的加载Q因子为20,100。根据公式1中的关系，我们提取出固有Q因子Qi = 100,000，其中ng是群体折射率，α是传播损耗。对于920 nm的SiCOI单模谐振器而言，Q因子为105是一个较高的值，这直接来源于低传播损耗。

由于TTV（总厚度变化）减少可能有助于降低芯片上波导的平均传播损耗（例如，减少模式转换损耗），也有可能是SiC材料质量的均匀性发挥了作用。我们注意到，在1550 nm时，SiC的传播损耗为<0.1 dB/cm，尽管我们在920 nm的限制介质中测量，其中由于侧壁粗糙度，散射现象变得显著。我们怀疑波导的侧壁粗糙度（瑞利散射）目前限制了我们的传播损耗，这是我们尚未优化的方面。

图6c显示了芯片上表现为单模或多模共振的器件位置，单模器件以绿色圆圈表示，多模器件以黄色圆圈表示。显微镜图像中的干涉图案出现在SiCOI薄膜中，这是由于下层氧化物的折射率差异，允许可视化厚度（见图S4）。对眼睛而言，芯片上呈绿色的区域比呈粉色的区域要厚，分别为约310 nm和260 nm（见图S10）。因此，我们可以看到，在芯片较薄部分（粉色区域），大约70%的器件表现为单模谐振器，而在较厚的绿色区域中，约33%的器件表现为单模谐振器。显然，虽然有相当一部分器件表现出高质量，但仍有改进空间。这些结果强调了TTV在SiCOI器件制造中的重要性，只有进一步关注这一特性，才能实现大规模的4H−SiCOI光子学。

在晶圆级光子平台中，不仅需要制造高产率的单模器件，还需要确保所有器件在整个芯片上功能一致。由于导模的有效折射率取决于波导的几何形状，因此SiC层的厚度直接影响我们器件的共振波长。为了补偿由于TTV引起的共振波长偏差，可以利用SiC固有的电光效应。我们估计电光调谐可以通过约1 pm/V的电压变化来改变共振波长。20,21 因此，估计50 pm（约50 V）的变化应该在介电击穿窗口内，而250 pm（250 V）的变化可能是可行的。

在芯片较薄（粉色）区域，展示单模共振的9个器件在图7a中标注了标识符。每个器件的共振峰波长如图7b所示，给定模式的峰值之间的差异如图7c中的ΔλR计算。我们发现器件1−4的波长差异在50 pm范围内，适合进行电光调谐，而器件5和6的波长差异在250 pm范围内。器件7−9的波长差异超过了器件1的250 pm，因此根据我们的估计，这些器件不在电光调谐的范围内。

此外，这些器件的加载Q因子的标准偏差大约是平均值的10%，这表明racetrack谐振器的几何形状和尺寸是相似的（见图S11）。功能性器件靠近具有相对恒定厚度的区域进一步证明了低TTV对生产可扩展SiCOI光子学的重要性。能够制造3个几乎相同且间隔大于5 mm的SiC racetrack谐振器，展示了选择性PEC刻蚀方法对SiCOI光子学可制造性的影响。

为了使其在量子技术中有用，确保所有SiCOI制造过程不干扰量子颜色中心的光学发射至关重要。为了证明PEC刻蚀过程与保持高质量颜色中心发射的兼容性，SiC晶圆在SiO2沉积之前被植入了二空位缺陷（见图1b），然后通过剩余的过程步骤，包括PEC刻蚀。制造了优化用于检测零声子线（ZPL）发射的波导（见图8和图S12）；波导一侧具有调谐至920 nm的光栅耦合器（对应于此处使用的非共振激发），另一侧调谐至1107 nm（对应于PL3基向二空位缺陷的ZPL）。4,22 这些波导是单模的ZPL发射，并且由于波导中的缺陷随机分布，缺陷发射的耦合到波导的效率尚不清楚。在冷却至7 K后，我们从输出光栅耦合器检测到强烈的ZPL发射，其中最强的峰是PL3发射，符合我们光栅耦合器的设计。尽管PL4（基向hk二空位缺陷）应该能很好地耦合到TE波导模式，但ZPL的强度相对较弱，可能是由于光栅耦合器的带宽有限。类似地，PL5和PL6的波长远低于我们光栅耦合器的优化波长1107 nm，因此未被观察到。另一方面，PL1和PL2（分别为轴向hh和kk缺陷）的ZPL呈现出宽且弱的特征，我们推测这是由于它们更倾向于与TM波导模式耦合。因此，与使用离子切割方法减少TTV不同，PEC刻蚀不会阻止颜色中心的强烈发射，因此它是唯一可以生产低TTV SiCOI并与波导集成的颜色中心兼容的方法之一。

结论

在此，我们展示了一种通过选择性PEC刻蚀改善4H−SiCOI量子光子平台可行性的方法，通过此方法制造了低TTV的SiCOI薄膜。使用选择性PEC刻蚀方法制造的SiCOI薄膜上的racetrack谐振器具有低的平均传播损耗和冠军传播损耗（17 dB/cm，2.2 dB/cm），并且在0.8 cm²区域内有58%的高质量单模谐振器产率。几个谐振器的共振模式在电光调谐范围内，使得可以在毫米级距离内制造功能相同的器件。植入二空位缺陷的SiCOI展示了在1107 nm的强ZPL发射，证明了与波导集成的量子颜色中心的兼容性。此工作是首次评估4H−SiCOI上多个光学元件的制造产率、质量和共振变化，清楚地展示了成熟4H−SiCOI技术面临的挑战。尽管面临挑战，我们的结果表明PEC可以为SiCOI技术提供一条可行的前进道路，并且能够实现晶圆上的<10 nm TTV。这种SiC薄膜均匀性的显著改进将为SiCOI光子学提供前所未有的机会。

实验方法

SiCOI制造

用于PEC刻蚀的单晶样品由商业n型4H−SiC基板（4°偏离轴，电阻率0.015−0.028 Ω·cm，直径100 mm，厚度350 μm）组成。外延生长从C面开始，生长0.5 μm厚的n型缓冲层（[N] ≥ 5 × 10¹⁸ cm−³），随后是5 μm的无意掺杂（i型）层（[N] = 1 × 10¹⁴ cm−³，见图1a）。5 μm的厚度用作刻蚀停止层，以确保PEC刻蚀具有足够的UV吸收。生长C面外延层的基片由STMicroelectronics提供。晶圆最初用皮兰哈（H₂SO₄/H₂O₂ 4:1）和下游等离子洗涤清洗以去除有机物。植入了二空位缺陷的样品用碳离子在剂量为5 × 10¹¹的条件下进行植入，并在850°C下退火1小时。然后，在i型层表面沉积了几微米厚的SiO₂，通过ICPCVD沉积并进行退火以致密化SiO₂。化学机械抛光然后在SiO₂上进行，以获得适合器件制造所需的厚度和适当的表面处理。接着，通过在200°C下退火3天，将晶圆与Si/SiO₂把手晶圆上的SiO₂层进行粘结（见图1d）。该结构暴露了Si面。粘结后，进行机械研磨和抛光，以将n型基底的厚度减少到6−8 μm（见图1e）。通过光刻法对欧姆接触进行图案化，并对暴露的SiC表面进行O₂等离子体去除残留物和用∼1 wt % HF进行处理，分别去除有机残留物和本征氧化物。接着，通过电子束蒸发镀上100 nm厚的Ni欧姆接触并进行金属升华。样品被切割成20 mm × 20 mm的方块，包含两侧20 mm × 3 mm的Ni条。通过快速热退火在950°C下进行2分钟的欧姆接触激活。PEC刻蚀前，SiCOI薄膜上两欧姆接触之间的典型电阻为<30 Ω。

光电化学刻蚀

使用定制的光电化学刻蚀池（见图2）和Solartron SI 1287电位仪对上述样品进行PEC刻蚀。关于池的尺寸、电接触应用、温度/流量参数的其他实验细节可以参考我们之前的工作。12 SiC样品工作电极插入池中，Si面表面暴露于流动的KOH（1 wt %/0.18 M）溶液中，采用平面池配置，配有铂丝对电极和Ag/AgCl参考电极。在照射期间，电解液循环以保持恒定温度并提供溶解氧化产物的扰动。所有电化学实验均在室温（∼21°C）下进行。使用Hamamatsu LC8 Hg−Xe灯作为光源，并使用非球面冷凝透镜将光聚焦到样品上。通过电化学池的光强度通过孔径测量为3.5 W/cm²，波长为365 nm。

LSV和电化学计时法（CA）用于表征电压依赖的氧化速率，并执行恒定电压刻蚀。n型SiC在1%KOH中稳定，在开路电压下没有明显刻蚀，且在相关电压窗口（−1到3 V vs Ag/AgCl）内几乎没有暗电流。在典型的LSV实验中，应用电压扫描到正（阳极）电压，所产生的电流用于确定氧化速率。阳极扫描在通过钝化峰之后停止，以防止在CA刻蚀实验之前发生钝化。刻蚀行为通过LSV表征后，在固定电压下进行刻蚀，所选电压低于钝化峰电压。

刻蚀表征

刻蚀后，通过台式轮廓仪（KLA Tencor Profiler）对样品进行深度表征。由于研磨和抛光，SiC表面不平整，因此需要进一步数据处理，以补偿轮廓仪软件中的不一致。简而言之，对未刻蚀区域进行抛物线拟合并从数据集中减去。刻蚀区域被假定为平整的，相对于刻蚀深度（∼6 μm）。使用原子力显微镜（Bruker Dimension Fastscan）表征表面粗糙度和形貌。通过横截面SEM对刻蚀前后的SiC进行表征。椭圆仪映射通过Woollam RC2小点系统进行，光谱数据范围为600至1500 nm，点之间的间距为0.25×0.25 mm，点的大小为25 μm × 40 μm。

光子器件制造

PEC刻蚀后，使用SF6/O2反应离子刻蚀（RIE）进一步减薄暴露的i型SiC层，以制造光子电路，目标厚度为250 nm。然后，在200°C下通过ALD沉积500 A的Al2O3作为硬掩膜。使用ZEP光刻胶通过电子束光刻制造光子器件图案。使用BCl3/Cl2 RIE刻蚀Al2O3，使用SF6/O2 RIE刻蚀SiC层，形成光子器件的形状。刻蚀SiC后，通过NH4OH溶液浸泡40分钟去除Al2O3掩膜。

光学测试

作者；Jason Lipton,* Brett Yurash, Adam Sorensen, John Vajo, Samuel Whiteley, Tong Wang, Biqin Huang,Xiwei Bai, Adrian Portales, Sam Rubin, Judas Strayer, Jason Graetz, and Shanying Cui*