II. 实验与结果

A. 测试载体设计

为了研究工艺对图案的依赖性，我们设计了一个六层测试载体掩模集，具有多种特征尺寸的DOE（设计实验）。键合间距从0.5 μm到1.2 μm不等。键合孔具有不同的形状，其关键尺寸（CD）从200 nm到600 nm不等。铜的面积密度范围为4%到25%。设计中包含了适当图案和尺寸的虚拟孔，以确保平面化质量。该测试载体可用于先进存储器和CMOS图像传感器的研究。

图1. 使用SiCN作为键合层的晶圆对晶圆混合键合集成流程示意图。顶层和底层的孔尺寸可能相同，也可能不同。

图1展示了集成示意图。在键合之前，顶层和底层晶圆各有两层金属层。SiCN作为两层晶圆的键合层使用。尽管在示意图中，顶层晶圆孔和底层晶圆孔显示为具有相同的尺寸，但在我们的DOE中，它们可能不总是具有相同的尺寸。可以使用相同或不同大小的键合孔对来测试对准公差。

B. SiCN键合层

用于混合键合研究的SiCN和SiO2介电薄膜通过等离子体增强化学气相沉积（PECVD）法沉积。开发并评估了多种不同成分和沉积温度的SiCN薄膜，在200 - 350°C的后键合退火温度下进行键合强度的测试。也使用了参考TEOS薄膜进行比较。结果如图2所示。

图2. 筛选了几种SiCN薄膜以测试SiCN到SiCN的键合强度。为了清晰起见，仅显示了关键结果。图中展示了三种不同SiCN薄膜和参考TEOS薄膜的归一化键合强度与后键合退火温度的关系。

键合强度测量采用了Maszara刀片测试技术。SiCN键合强度依赖于其成分，SiCN的成分可以通过调整PECVD工艺条件进行调节。因此，在特定温度下的沉积工艺优化对实现强键合强度以及良好的屏障特性至关重要。SiCN#2薄膜被选为本文中集成工作所使用的键合层。

C. Cu/SiCN CMP

通过化学机械抛光（CMP）控制介电/铜表面形貌是确保无空洞高良率键合的关键因素之一。可重复的CMP工艺，具有精确、均匀和可调的铜凹槽控制，对于子微米紧密间距的键合应用尤其关键。需要无缺陷、光滑的表面（< 2 Å RMS粗糙度）和平整的介电表面（< 1 nm/μm滚降），以确保可靠的键合界面。为了确保晶圆之间的低电阻电连接，铜凹槽需要被精确控制，以满足特定的设计要求，无论是稍微突出还是稍微凹陷相对于介电材料。通常需要对整个晶圆的均匀表面形貌控制，变化范围通常小于1 nm，因为对于紧密间距的应用，凹槽要求通常小于3 nm。

通过应用材料公司的Reflexion® LK Prime® CMP工具，建立了一个平滑的SiCN表面（< 2 Å RMS粗糙度）和所需的铜凹槽轮廓，得益于其复杂的多区独立压力控制和端点控制能力，使得能够实现均匀的亚纳米级别的铜凹槽控制。在本研究中，我们选择了合适的磨料和抛光垫，优化了CMP条件，将凹槽目标调节至0.5 nm精度，并将凹槽变化控制在1 nm以内，适用于各种键合孔CD和间距范围。

图3. 来自300 nm CD孔阵列的铜/SiCN晶圆表面形貌经过CMP处理后的结果。(a) 和 (b) 分别为晶圆中心的AFM 3D轮廓和线扫描。(c) 和 (d) 分别为晶圆边缘的AFM 3D轮廓和线扫描。获得了约1 nm的凹槽，并且晶圆中心到边缘的非均匀性小于1 nm。

图3展示了通过AFM测量的300 nm孔阵列的铜表面形貌示例。目标铜凹槽约为1 nm，并已实现，晶圆中心到边缘的凹槽变化约为0.5 nm。

D. 混合键合

在上述CMP工艺之后，单晶圆准备好进行键合。混合晶圆对晶圆键合是在EVG Gemini FB XT平台上使用SmartView NT3键合对准仪进行的。在标准流程中，两片晶圆首先经过等离子体激活，然后用去离子水清洗，从而形成一个无颗粒并重新水化的界面，准备进行对准并在室温下进行预键合。对于大幅度缩小的键合间距，晶圆之间的重叠也需要进行缩放，以最小化由于对准偏差而导致的介电键合区域损失。在室温键合后，晶圆对被在350°C下退火两小时。

图4展示了SiCN到SiCN键合界面的透射电子显微镜（TEM）和电子能量损失谱（EELS）表征。结果清楚地表明，SiCN在界面处转化为约6 nm厚的SiOx层，可能是在预键合等离子体激活和水合作用过程中形成的。

利用上述掩模集，我们制作了用于混合键合测试的晶圆，并评估了具有不同键合孔CD、间距和铜面积密度特征的键合性能可扩展性。

图5. 混合键合特征的可扩展性已经建立，适用于各种键合孔间距、CD和铜密度。(A) - (G) 为不同特征尺寸的孔链键合的TEM图像。(A) 0.5 μm间距，顶层和底层孔CD均为200 nm，顶层和底层晶圆铜密度均为16%。(B) 0.5 μm间距，顶层孔CD为250 nm，底层孔CD为200 nm，顶层晶圆铜密度为25%，底层晶圆铜密度为16%。(C) 0.8 μm间距，顶层和底层孔CD均为300 nm，顶层和底层晶圆铜密度均为14%。(D) 1 μm间距，顶层和底层孔CD均为400 nm，顶层和底层晶圆铜密度均为16%。(E) 1.2 μm间距，顶层孔CD为200 nm，底层孔CD为400 nm，顶层晶圆铜密度为3%，底层晶圆铜密度为11%。(F) 1.2 μm间距，顶层孔CD为300 nm，底层孔CD为600 nm，顶层晶圆铜密度为6%，底层晶圆铜密度为25%。(G) 1.2 μm间距，顶层孔CD为400 nm，底层孔CD为600 nm，顶层晶圆铜密度为11%，底层晶圆铜密度为25%。

图5总结了各种特征的键合结果。结果表明，SiCN键合层薄膜的选择、铜/SiCN CMP工艺和键合工艺在广泛的特征尺寸范围内均取得了成功的键合。针对铜密度从3%到25%、CD从200 nm到600 nm、间距从0.5 μm到1.2 μm的多种键合孔类型，均实现了良好的键合对准。

E. 键合后处理

图6. 通过使用Si CMP代替Si RIE来减薄顶硅，从而改善晶圆边缘缺陷。(a) 当修整深度越过键合界面时，由于硅刻蚀的倒角效应，会形成边缘悬挂膜。(b) 当修整深度停留在键合界面之前时，Si RIE后留下的波浪形边缘可能导致碎片。(c) 使用CMP去除剩余的顶硅，最终得到一个缺陷最小的晶圆边缘。

对于键合晶圆的背面处理，我们在应用材料公司的Reflexion® LK Prime® CMP工具上开发了一种Si CMP工艺，大大改善了晶圆边缘的缺陷率（图6）。在晶圆键合后，典型的处理流程是修整键合晶圆的顶面，然后磨削顶面硅基板。精确控制修整深度以停留在键合界面处通常是困难的。在顶硅晶圆部分磨削后，通常使用反应离子刻蚀（RIE）去除剩余的硅。如果修整深度进入底部晶圆，RIE过程中，刻蚀剂会在底部晶圆上形成倒角，因为在修整过程中，刻蚀停止层在晶圆边缘被去除（图6a）。如果修整深度停止在键合界面之前，并应用Si RIE工艺去除磨削后的剩余硅，则会在晶圆边缘斜面区域形成悬挂膜，最终导致碎片缺陷（图6b）。

为了最小化边缘缺陷，我们将修整深度控制在键合界面之前几微米，并开发了Si CMP工艺，以去除剩余硅并同时轻柔地去除斜面膜，从而得到最小化缺陷的晶圆边缘，如图6(c)所示。

F. 电气测试

图7. 不同间距和孔大小的菊花链电阻，作为链数组中孔数量的函数。每条线的斜率表示该链路的每个链节的电阻。

通过上述集成流程，键合晶圆完成处理后进行了电气测试。图7展示了几个不同孔大小和链长的菊花链电阻，作为链中孔数量的函数。针对不同的CD、间距和长度，菊花链的线性度和每个链路的低电阻性得到了良好的实现。

通过利用EV Group的Gemini FB XT晶圆对晶圆键合机，TEM键合界面图像和电气测试结果表明，我们成功实现了在0.5 - 1.2 μm间距下的铜/SiCN混合键合，适用于两个300 mm晶圆之间的键合.