摘要；

本文提出了一种使用 SiCN 到 SiCN 介电键合的面对面晶圆到晶圆 （W2W） 键合的新方法，并结合使用不同尺寸和表面形貌的铜焊盘直接进行 Cu-Cu 键合用于顶部和底部晶圆。使用 SiCN 电介质可以在低退火温度 （250 °C） 下获得高 W2W 键合能 （> 2 J/m²）。在 350 °C 退火后获得出色的 Cu-Cu 键合。 引入了一种新颖的 CMP 工艺，导致略微突出的铜顶部焊盘和略微凹陷的铜底部焊盘。焊盘尺寸的差异允许必要的 W2W 覆盖层压公差。对于以 1.44 μm 间距（25% 底部铜密度）键合的 360 nm 顶部焊盘到 720 nm 底部焊盘的 300 mm 硅晶片，在键合的 300 mm 硅晶片上获得出色的电阻率和良率结果。通过成功将 180 nm 顶部焊盘粘合到 0.72 μm 间距的 540 nm 底部焊盘，证明了更小间距的可行性。

12寸 PECVD（应用材料机台 Product Gt） 

SICN SIN SIO2镀膜代工 代工

12寸混合Cu/SICN键合代工,EVG机台

12寸cu/sicn图案片，用于混合键合调试

用于混合集成，超高的生产效率，颗粒度过关，膜厚均匀

介绍；

在 3-D 集成领域，已经为各种系统分区方案 [1] 提出了许多方法 – [2] 。对于专注于分区 SOC 解决方案的应用，“3D-SOC”，即通过直接从两个基板连接 BEOL 层的混合 W2W 键合已成为高密度互连应用的有利选择。由于在电气连接和可靠性方面具有出色的性能，据报道 3D 互连密度大于 10^6 cm-2 [3] ，它最近也被用于高端 CMOS 图像传感器应用。对于 3D-SOC 高级硅分区，需要更高的互连密度。

当将铜/氧化物垫片尺寸缩小到 3 μm 以下时，传统的基于铜/氧化物的混合键合方案面临重大的技术挑战。需要大力改进的 CMP 工艺，以将铜凹槽缩小到几纳米，并且需要高温退火 （> 400°C） 以确保良好的铜到铜接触。为了进一步提高互连密度，需要从根本上了解直接 Cu-Cu 键合的几何缩放挑战。对于紧密间隔的铜焊盘，铜扩散和迁移是一个潜在的可靠性问题，特别是当尺寸接近线材金属层的整体后端尺寸时。因此，使用交替介电层对于缓解这一挑战变得非常重要。

在本文中，我们报告了我们在 300 mm 通孔中间 TSV 晶圆平台上实现的新型混合 W2W 键合集成方案 [4] 在互连间距缩放方面的进展。

新型混合键合焊盘几何形状

图 1. 传统的直接铜/氧化物混合键合方法。键合的晶圆带有略微凹陷的铜焊盘。在热退火过程中，铜发生膨胀并形成晶圆对晶圆接触，从而形成永久的铜-铜接触。晶圆对晶圆覆盖层公差 Δ 会导致铜-氧化物重叠。

标准的混合键合方法如 所示 Fig. 1 。 [5] 在粘合过程中，相同尺寸的铜垫彼此相对。由于 W2W 键合覆盖误差，部分铜焊盘将面临氧化物。事实上，随着焊盘尺寸的缩小，这种重叠可能代表焊盘尺寸的很大一部分，从而导致有效键合面积减少和可变的 Cu-Cu 接触面积。为了确保晶片之间的键合，Cu 焊盘必须相对于介电表面略微凹陷。粘合后，这会导致 Cu 焊盘之间产生间隙。在高温键合后退火过程中，铜必须充分膨胀，以确保焊盘之间的接触和粘合。

图 2. 外推的 Cu 膨胀与焊盘尺寸和退火温度的关系。

我们实验测量了亚微米 Cu 焊盘（650 nm 厚度）的膨胀与焊盘尺寸和温度的函数关系。在 FEM 仿真的帮助下，这些被外推到低于实验分辨率的焊盘尺寸。所示 Fig. 2 的结果清楚地表明，Cu 在亚微米维度上的膨胀非常有限，这表明经典混合键合方法的缩放限制。

图 3. 新型直接混合键合方法。顶部凸起的铜焊盘，落在底部较大的凹陷铜焊盘上。尺寸差异由 W2W 叠层公差定义。键合后，两个铜焊盘几乎接触。

因此，我们提出了一种新颖的键合方法，如图所示 Fig. 3 。在顶部晶圆上，我们使用一个小的、略微突出的 Cu 焊盘。在底部晶圆上，我们使用了更宽、略微凹陷的铜焊盘。键合后，由于 Cu 突起和 Cu 凹槽之间的差异，Cu 焊盘之间的间隙大大减小。差异接近于零 （接触） 甚至略负。因此，可以使用降低的退火温度，并且可以继续缩放焊盘尺寸（和间距）。为了实现这种类型的 Cu 形貌，必须开发新型 Cu/SiCN CMP 工艺。顶部和底部焊盘尺寸的差异由 W2W 覆盖精度定义。当前最先进的 W2W 键合工具允许超过 300 nm 的覆盖误差，预计随着下一代键合机的推出，这一数字将减少到 200 nm。

SICN和SICN的介质键合

图4. SiCN/SiCN 300毫米晶圆的W2W键合能测量结果。250°C退火后，W2W键合能大幅提升。

W2W 对准后，两个晶圆在晶圆中心接触，并发生自发的 W2W 键合。我们已经证明，在低至 250°C 的温度下退火时，与 SiO₂ 相比，SiCN 表面具有优异的键合质量，如图所示 Fig. 4 。 

图 5. SiCN-SiCN 界面的 TEM 和 EELS 元素分析。

该界面由厚度约为 4 nm 的 SiCO、N 耗尽区域 (b) 以及两个相邻的混合成分区域 (a) 和 (c) 组成，每个区域厚度为几纳米。

图 6. SiCN-SiCN 键合界面的 STEM-EELS 分析，揭示了键合界面上化学键性质的演变。

[6] SiCN-SiCN 表现出独特的界面特性，包括富含 O 的贫氮界面层。在 W2W 键合界面附近观察到 Si-O 和 Si-C 键合。（ Fig. 5 ，6）

混合 Cu/SiCN 到 Cu/SiCN W2W 键合结果和讨论

A. 晶圆制备和键合

处理了具有各种互连测试模式的 300 mm 硅测试晶圆，包括不同的铜焊盘尺寸和间距。晶圆在铜键合焊盘蚀刻和填充之前，先用 SiCN 顶面层完成。至关重要的是铜焊盘 CMP 工艺，以获得最小的表面粗糙度、焊盘阵列周围的最小介电腐蚀以及正确的突出或凹槽地形。使用改性的商业 CMP 浆料与不同的 CMP 抛光垫和优化的工艺控制相结合，5-10 nm 的突起适用于亚微米的顶部垫。这个过程的一个特别重要的方面是高密度焊盘阵列边缘的最小介电腐蚀。

对于稍大的底部晶圆焊盘，开发了不同的 CMP 工艺。使用不同的 CMP 研磨液和抛光垫，同时抛光介电表面和铜垫，从而形成平坦的介电表面和局部略微凹陷的铜垫。这个过程的主要难点是最大限度地减少密集互连焊盘阵列边缘附近的 SiCN 表面滚降。

图7. 在线AFM测量晶圆表面形貌。左图：晶圆顶部焊盘阵列中540nm处的Cu凸起；右图：1260nm焊盘尺寸底部Cu阵列中的Cu凹陷。在底部晶圆阵列图案边缘观察到SiCN表面层的一些侵蚀。

540 nm Cu 突出顶部焊盘阵列结构和 1260 nm Cu 凹陷底部焊盘的在线 AFM 如图所示 Fig. 7 。仅对于底部晶圆，在焊盘阵列附近观察到 SiCN 电介质的一些侵蚀。

图 8. W2W 套刻精度低于 300 nm

使用适当的焊盘 CMP 准备晶圆后，晶圆被激活、对齐和粘合。键合是与 EVG 密切合作进行的，利用了他们最新的高精度 W2W 键合集群。使用初始设置的晶圆来实现最佳对准偏移，在 300 mm 晶圆上获得了一致的覆盖性能，最大偏差低于 300 nm （ Fig. 8 ）。

键合后，晶圆叠层经过退火，首先在 250°C 下以加强 SiCN-SiCN 键合，然后在 350°C 下获得稳定的 Cu-Cu 键合。然后减薄顶部晶圆，并暴露出顶部晶圆内的通孔中间 TSV。晶圆背面钝化后，应用接触金属层进行电气评估。

B. 电气结果

键合晶圆包含各种测试结构，最突出的是大型 DOE，由各种尺寸的 W2W 触点的长、交织、菊花链串组成。顶垫几何形状在 180 nm 和 900 nm 之间变化。底部焊盘几何形状通常是相应顶部焊盘宽度的 2 倍或 3 倍。这些底部焊盘之间的间距由底部晶圆上的目标铜密度决定：25%、38% 或 50%。这是优化 CMP 条件的关键参数。每个菊花链 DOE 结构的总面积保持相同。可以测量测试结构不同部分的电阻。还可以测量交织菊花链之间的隔离度，以检测短路或泄漏电流。此外，菊花链中单个触点的电阻可以使用 4 点开尔文法测量。

图 9. 300 毫米晶圆上混合键合焊盘的累积接触电阻分布，测量于两片不同晶圆上的 151 个芯片上。1 μm 间距以上良率高，且可低至 0.72 μm 间距。

Fig. 9 显示了其中几种结构的接触电阻测量，在 151 个芯片上测量，均匀分布在两个完整的 300 mm W2W 键合对上。测得的 4 点电阻包括实际接触电阻、铜焊盘的电阻以及由于连接金属 1 线引起的一些电阻。获得的值与 FEM 模型一致，并且对于缩放的顶部接触垫，该值会增加。对于 270 nm 及以上的顶部焊盘，观察到高接触产率。 

图 10. 300 mm 晶圆、540 nm 波长、1260 nm 焊盘（间距为 1.8 μm）上的接触电阻分布（65-85 mOhm）。

Fig. 10 显示了 540 nm 顶部焊盘的晶圆级分布，以 1.8 μm 间距粘合到 1260 nm 底部焊盘。电阻在 65 到 85 mΩ 之间狭窄分布。

图 11. 间距为 1.8 μm 的 TEM 540 nm 焊盘位于 1260 nm 焊盘阵列上。

在 Fig. 11 中，更详细地显示了这些 W2W 接触结构的 TEM 横截面。

图 12. 间距为 1.08 和 1.44 μm 的 360 nm 至 720 nm 焊盘阵列菊花链电阻累积分布，与串行链路数量有关。

例如， Fig. 12 显示了 360 nm 顶部焊盘的菊花链电阻（每个链节归一化）的累积分布，以 1.08 μm 和 1.44 μm 间距键合到 720 nm 底部焊盘。为此，以及对于更大尺寸的 DOE，可以获得高产量，特别是对于较低的 25% Cu 密度结构。在这种情况下，具有 70,000 个链路的最长串行链路结构仍显示大约 45% 的良率。我们相信这可以通过进一步的 CMP 优化来改善，因为产量损失因中心到边缘而异。

图 13. FIB-SEM 横截面；360 nm 焊盘位于 720 nm 焊盘上，间距为 1.44 μm。

图 14. TEM 横截面；360 nm 焊盘位于 720 nm 焊盘上，间距为 1.44 μm。

这种阵列的 FIB-SEM 和 TEM 横截面分别显示在 Fig. 13 和 14 中。如 所示 Fig. 9 ，尺寸更小的结构也显示出一定的产量。使用 180 nm 顶部焊盘的最高密度结构以 0.72 μm 间距粘合到 540 nm 底部焊盘，尽管覆盖层公差仅为 180 nm，低于 W2W 键合中 250 nm 覆盖层精度的当前极限，但仍具有 50% 的触点良率。 

图 15. FIB-SEM 横截面；180 nm 焊盘位于 720 nm 焊盘上，间距为 0.9 μm。

图 16. FIB-SEM 横截面；180 nm 焊盘位于 720 nm 焊盘上，间距为 0.9 μm。

Fig. 15 并显示 16 180 nm 顶部焊盘的 FIB-SEM，以 0.9 μm 间距粘合到 720 nm 底部焊盘。

结论

已经证明了一种混合 W2W 键合的新方法，能够缩小到远低于 2 μm 的间距。关键要素是使用不等的顶部和底部焊盘尺寸、针对铜突起（顶部）和铜凹槽（底部）优化的 CMP、使用低温 SiCN 到 SiCN 介电键合和高精度 W2W 键合。在 1.44 μm 间距下获得了出色的结果，并且在 0.9 甚至 0.72 μm 间距下都证明了可行性。

作者；Eric Beyne, Soon-Wook Kim, Lan Peng, Nancy Heylen, Joke De Messemaeker, Oguzhan Orkut Okudur,  

Alain Phommahaxay, Tae-Gon Kim, Michele Stucchi, Dimitrios Velenis, Andy Miller, and Gerald Beye