专业高效
微纳加工公司

摘要

在本研究中，我们展示了 QST 功率器件上 1500 V GaN 的击穿电压。高击穿电压和低电流崩溃性能可归因于在 QST 衬底上生长的 GaN 缓冲层的更高质量。这主要是由于热膨胀系数 （CTE） 与 GaN 匹配，并且机械强度更高。基于计算机辅助设计 （TCAD） 仿真，GaN on QST 中的 GaN 中的强电场诱导陷阱辅助热场发射 （TA-TFE） 可以在 GaN 缓冲器中消除。该演示展示了 GaN 在 QST 上的潜力，并有望在高功率运行条件下实现良好控制的性能和可靠性。

关键词：

1. 引言

氮化镓 （GaN） 因其卓越的性能而成为下一代高频和高功率器件的关键材料，包括高浓度的二维电子气 （2DEG）、优异的载流子迁移率、低导通电阻和高击穿电压 [1,2,3]。 这些特性将 GaN 推向了半导体材料的前沿，使其能够广泛应用于各种高性能电子和光电器件。传统上，蓝宝石和硅衬底因其可用性和成本效益而受到 GaN 器件制造的青睐。然而，它们较低的导热性对 GaN 外延提出了重大挑战，尤其是在实现超过 1200 V 的高击穿电压下的厚外延层堆栈方面 [4]。

通过将碳掺杂 GaN （GaN：C） 缓冲层与 HEMT 器件相结合，解决了这一挑战，这主要改善了漏极电流并增加了击穿电压 [5]。为了有效应对这些挑战，促进高电阻率 GaN 缓冲器的生长对于实现硅衬底的可靠电绝缘至关重要，其特点是最小泄漏电流和高击穿电压。

在我们的研究中，我们在 Qromis 衬底技术 （QS） 衬底上引入了超晶格缓冲层，以减少热膨胀系数的差异。这种方法提高了 GaN 基器件的界面质量和电子特性。与硅衬底相比，QST 衬底上的 GaN 层具有卓越的外延质量，有望显著提高器件性能 [6,7]。 我们的分析揭示了采用 QST 衬底的 AlGaN/GaN 高电子迁移率晶体管 （HEMT） 的卓越性能，实现了高达 1500 V 的硬击穿电压。这种改进可归因于 QST 衬底和 GaN 外延之间卓越的热膨胀系数，与硅衬底相比，有助于提高 GaN：C 厚度降低漏极电流的有效性。据信，改进的 GaN on QST 外延工艺导致更高的击穿值。

划重点

#用于氮化镓外延的

68寸 多晶AlN衬底-SIO2-薄膜Si衬底，大尺寸氮化镓外延

68寸 SI-薄膜4hSIC衬底--更低成本获取半绝缘衬底，获得更高质量的 GaN外延

Si-薄膜单晶GaN衬底

我们常见的键合技术 有硅玻璃键合 金金键合，金锡键合，金硅键合，临时键合等等 。但是当我们遇到一些需要低温键合，或者一些特殊材料时，或者应用场景时，上述键合方式很难满足一些特殊场景的应用，

因此科学家提出了表面活化键合技术，这种技术 使键合技术所覆盖的材料范围更加广泛，比如

GaAs-SiC，InP-Diamond， LN-SiC，Si-Si，GaN-Dlamond,Sl-Diamond,蓝宝石-蓝宝石，金刚石-sic, sic-inp,sic-LN, ic-ga2o3,glass--glass，Si-SiC，Si-GaAs、GaAs- SiC、Si–SiC、SiC–SiC、Ge–Ge  、Al 2 O 3 -Al 2 O 3 ，GaP-InP， GaN-Si、LiNbO 3 -Al 2 O 3 、LiTaO 3 -Si and more(晶体，陶瓷，等等)

扩展的多材料的体系，将键合技术扩大了应用范围

*MEMS传感器             *光子集成电路                   *半导体激光器

*功率器件                        *3D封装                        *异质集成

我们为客户提供晶圆（硅晶圆，玻璃晶圆，SOI晶圆，GaAs，蓝宝石，碳化硅（导电，非绝缘），Ga2O3,金刚石，GaN（外延片/衬底）），镀膜方式（PVD,cvd,Ald，PLD）和材料（Au Cu Ag Pt Al Cr Ti Ni Sio2 Tio2 Ti3O5，Ta2O5,ZrO2,TiN，ALN,ZnO,HfO2。。更多材料），键合（石英石英键合，蓝宝石蓝宝石键合）光刻，高精度掩模版，外延，掺杂,电子束直写等产品及加工服务(请找小编领取我们晶圆标品库存列表，为您的科学实验加速。

激光器芯片/探测器芯片/PIC芯片封装耦合服务"

请联系小编免费获取原文，也欢迎交流半导体行业，工艺，技术，市场发展

 2. 材料和方法

Al0.24Ga0.76N/GaN 功率高电子迁移率晶体管 （HEMT） 的外延层通过金属有机化学气相沉积 （MOCVD） 在高导热 QST 衬底上生长。在制备缓冲层和活性层之前，生长了 AlN 成核层 （NL） 以补偿晶格失配并降低制造器件内的位错密度。这涉及 60 nm AlN 成核层的初始生长，以提高缓冲层内的导带能量并减轻泄漏电流。AlN NL 为外延生长奠定了坚实的基础，增强了器件的电隔离和导热性。在成核层之后，制备了 2 μm 厚的 AlN/GaN 超晶格缓冲层。随后，制备了 1 μm 至 3 μm 的缓冲层厚度，用于比较击穿电压。在此之后，生长了一个 300 nm 厚的未掺杂 GaN 通道层。结构图如图 1a 所示。随后，AlGaN 阻挡层和 GaN 帽层在通道层上生长，促进了高电子迁移率和二维电子气 （2DEG） 在与 AlGaN 阻挡层的界面处形成。该层的质量对于器件的整体性能至关重要，尤其是在导通电阻 （RON） 方面。

图 1. （a） 横截面示意图的外延结构。（b） QST 上的 GaN 和 （c） Si 衬底上的 GaN 的 TEM 图像。

对于 MIS-HEMT 的制造，器件过程从通过 Ar 注入的台面分离开始。随后，使用 Ti/Al/Ni/Au 堆叠层形成源极/漏极 （S/D） 欧姆触点，然后在 875 °C 下退火。 在这个高温过程之后，沉积了 ALD 生长的 2/20 nm 厚的 AlN/Al2O3 层，作为栅极介电层和第一钝化层 [8]。接下来，浇口金属被沉积和图案化。在此之后，施加厚 SiO2 层间电介质 （ILD），然后是沉积金属 1 （M1）、厚 SiO2 金属层间电介质 （IMD） 和金属 2 （M2）。M1 层为 1 mm 厚的 Al，M2 层为 2.5 mm 厚的 Al。后端进程遵循 CMOS BEOL 规则。最后，在图案化器件结构上沉积了一层厚的 SiNx 钝化层。器件尺寸（以 LG/LGS/LGD 表示）为 2/3.5/22 μm，这些几何参数在决定器件整体性能方面起着关键作用。 图 2 显示了制造器件的横截面示意图。

图 2. AlGaN/GaN HEMT 的横截面示意图。

 3. 结果和讨论

为了研究 QST 衬底对器件性能的影响，我们测量了制造器件的传输器件特性，如图 3 所示。阈值电压约为 −12.7 V，亚阈值摆幅约为 98.1 mV/dec，这意味着该器件是控制良好的金属-绝缘体-半导体 （MIS） 耗尽型 （D 型） HEMT。

图 3. AlGaN/GaN HEMT 与 GaN 在 QST 衬底上的半对数尺度转移特性：栅极漏电流（红色轴）和漏极电流（黑色轴）。

为了证明 QST 衬底优于 Si 衬底，该研究扩展到了器件的关断行为。关断状态漏电流定义为在 1 μA 时实现的 ID 的 VD，如图 4a 所示。分析了将 SL 厚度固定在 2 μm 时，ID、off 泄漏电流的 GaN：C 厚度 （1~3 μm） 的变化。结果表明，较厚的 3 μm GaN：C 层更有效地改善了 ID，off 漏电流。获得的 BV 值与 GaN：C 的厚度呈正相关，这与之前关于 GaN 对 Si 外延的报道一致 [4]。击穿电压作为外延结构总厚度的函数进行研究，如图 4b 所示。QST 衬底中 GaN 缓冲层 （SLs+GaN：C） 的最大厚度为 5 μm，而 Si 衬底中 GaN 缓冲层的最大厚度为 5.5 μm。QST 衬底上的 GaN 实现了 1500 V 的击穿电压能力，而 Si 衬底上的 GaN 仅具有 1200 V。在 QST 衬底上观察到高击穿电压和 GaN 厚度之间存在线性趋势。因此，人们认为在 QST 衬底上厚度超过 5 μm 的 GaN 缓冲层可以实现高性能。在未来的工作中，将追求厚的 GaN 缓冲层 （>10 μm）。在高电阻衬底上生长的器件从衬底的耗尽区域获得的载流子供应有限，主要来自热产生的载流子。这导致衬底耗尽[9,10]，这种现象仅在高电阻衬底中观察到。 随着衬底耗尽，衬底上的电场增强，触发不同的载流子生成过程，例如肖克利读取霍尔 （SRH） 生成和/或冲击电离。QST 衬底由具有热膨胀系数 （CTE） 的材料组成，作为 Si（111） 层的处理层，表现出更高的电阻率 [11]。因此，它可以承受更高的电场，从而产生比 GaN on Si 衬底更高的击穿电压。

图 4. （a） GaN：C 厚度的失态 ID–VD 特性;（b） 不同外延厚度的 Si 衬底上外延结构的击穿电压。

Si 或 QST 衬底上外延结构的弯曲被描述为 GaN （10-12） 衍射的 X 射线摇摆曲线的半峰全宽 （FWHM） 的函数，如图 5 所示。此外，弓形对应于凹形;弓形的定义在此图的插图中进行了说明。这表明螺纹位错减轻了生长过程中超晶格 （SL） 结构和跟随厚 GaN：C 层的压应力，导致生长后冷却过程中由于热膨胀错配而产生更大的凹弓和拉应力。位错动力学对半导体层的弯曲有显著影响。探索位错密度对材料弯曲和机械性能影响的研究可以参考这一点[12,13]。 据观察，XRD 摇摆曲线的峰值 FWHM 保持一致，而弯曲变化。这表明，尽管晶格失配是兼容的，但由此产生的热系数失配与在 GaN on Si 结构中观察到的不匹配不同。考虑到 QST 衬底，值得注意的是，虽然顶层仍然是 Si（111），但具有匹配 CTE 的厚芯层被引入 QST 衬底。因此，热诱导的晶格失配得到了缓解 [11]。尽管位错密度相似，但 GaN 在 QST 上的晶圆弯曲小于 GaN 在 Si 上的晶圆弯曲。这是因为 QST 衬底的 CTE 层能够在 MOCVD 中 GaN 生长后的冷却过程中释放衬底弯曲。 QST 上的 GaN 不仅确保了外延层结构中的精确应力管理，而且还需要提高外延薄膜的结晶度，以便在硅上生长 GaN 并减少弯曲。对于 200 mm 晶圆，获得的弯曲范围为 10 至 30 μm，这对于在 Si 器件的传统生产线中进行加工来说已经足够小。

TA-TFE 现象是由于施加到栅极的负偏置增加而发生的。这导致横向能带在 GaN 层内的栅极区域下方升高。因此，通道边缘的能带明显弯曲，如图 8c 所示的横向能带所示。在图 8a、b 中，所指的切割线在 -4 μm 至 14 μm 的 x 方向上表示。这些发现也有助于更深入地理解半导体器件物理学，特别是强调强电场下的电子传输机制和泄漏路径 [20]。通过 TCAD 建模，观察到当 VG 为 −15 V 且 VD 为 1200 V 时，能带图分析表明，强电场导致明显的带弯曲，从而加剧了 GaN 基 Si 衬底的 AlGaN/GaN HEMT 中的 TA-TFE，如图 8a 所示。这种现象导致电子-空穴对的产生，其中电子从漏极中提取，空穴在 GaN 缓冲液中积累，尤其是在高电场条件下的位错阱的帮助下。相比之下，在 AlGaN/GaN HEMT 与 QST 衬底上的 GaN 的比较分析中，发现在高电场条件下，GaN 缓冲液中积聚的空穴较少，如图 8b 所示。

图 8. 在 VG = −15 V、VD = 1200 V 时，（a） Si 基底上的 GaN 和 （b） QST 衬底上的 GaN 缓冲器中的总电流密度。（c） 沿水平轴和 TA-TFE 机制穿过 GaN 通道的能带示意图。

为了进一步研究 AlGaN/GaN HEMT 在 GaN on Si 衬底上的击穿机制，特别是在高电场下，电气拟合表明，随着漏极电压的增加，GaN 缓冲孔的产生也直接增加。该结果显示从源极到漏极的大量漏电流。当 GaN 缓冲器中空穴产生的水平较低时，源极和漏极之间的漏电流仅略微增加（如黑线所示），这种情况与 QST 衬底上的 GaN 非常相似。这些空穴是复合的结果，其中被受体位点捕获的电子被重新组合，在缓冲液内产生泄漏途径，如图 9a. 图 9b 将拟合参数显示为 h + / [C] 的比率。当比率接近 1 时，碳在减轻漏电流方面的作用变得可以忽略不计。

Si 基 GaN 和 QST 衬底上的 GaN 可能表现出由位错和碳掺杂引起的电子和空穴陷阱的密度和特性差异。据观察，当 GaN 缓冲器中的空穴产生水平较低时，源极和漏极之间的漏电流增加微不足道，类似于在 QST 衬底上观察到的 GaN 的行为，而 Si 衬底上的 GaN 则相反。然而， 图 9 也证明了碳在减少泄漏电流方面的功效 [20,21]。 因此，虽然陷阱行为可能存在相似性，但碳掺杂在减少泄漏电流方面的有效性差异可能导致在高电场条件下硅基 GaN 和 QST 衬底上的 GaN 之间有不同的击穿机制。由于 QST 衬底和 GaN 外延与 Si 衬底相比具有优异的晶格匹配和热膨胀系数，因此碳掺杂在减少泄漏电流方面的有效性可能存在差异。QST 衬底和 GaN 之间改进的晶格匹配和相似的热膨胀系数可能会导致在 QST 衬底上的外延生长过程中获得结构更完整的 GaN 晶体，从而减少位错的形成，从而降低电子和空穴的陷阱密度。相比之下，在 Si 衬底上生长的 GaN 可能更容易形成位错，从而导致更高的陷阱密度。因此，由于 QST 和 Si 衬底的不同特性，碳掺杂在减少泄漏电流方面的有效性不同，从而影响了高电场条件下不同的击穿机制。

4. 结论

我们对 QST 上基于 GaN 的功率 HEMT 器件与传统 Si 衬底进行了比较的研究，突出了对器件性能的重要见解，特别是关注击穿电压能力。QST 器件上的 GaN 表现出卓越的高压断态性能，在室温下可实现高达 VDS = 1500 V 的出色击穿电压。栅极/漏极滞后和 PL 的测量证明了 QST 衬底的卓越缓冲层质量。这些评估表明，与其他底物相比，陷阱态的患病率较低，陷阱释放机制更有效。QST 上 GaN 击穿电压的显著优势凸显了 QST 衬底在提高基于 GaN 的功率器件的性能和可靠性方面的潜力。这种卓越的击穿电压能力使 GaN on QST 成为下一代高效功率器件的有前途的候选者，凸显了衬底技术在提高半导体器件性能方面的重要性。通过详细的模拟，我们有效地展示了 QST 衬底上优化的器件结构和掺杂曲线如何显着减少高偏压条件下的衬底泄漏并最大限度地减少电子注入。

作者：An-Chen Liu 1, Pei-Tien Chen 1, Chia-Hao Chuang 2, Yan-Chieh Chen 3, Yan-Lin Chen 4, Hsin-Chu Chen 3,* ,

Shu-Tong Chang 5, I-Yu Huang 6 and Hao-Chung Kuo 1,7,*

单位：1 

Department of Photonics and Institute of Electro-Optical Engineering, National Yang Ming Chiao Tung

University, Hsinchu 30010, Taiwan; arsen.liou@gmail.com (A.-C.L.); dy1998416@gmail.com (P.-T.C.)

2

Industry Academia Innovation School, National Yang Ming Chiao Tung University,

Hsinchu 30010, Taiwan; charleschc.ee06@nctu.edu.tw

3

Institute of Advanced Semiconductor Packaging and Testing, National Sun Yat-sen University,

Kaohsiung 804201, Taiwan; jschen20000415@gmail.com

4 

Master Program in Semiconductor and Green Technology, National Chung Hsing University,

Taichung 402202, Taiwan; g111002610@mail.nchu.edu.tw

5 

Department of Electrical Engineering, National Chung Hsing University, Taichung 402202, Taiwan;

stchang@dragon.nchu.edu.tw

6 

College of Semiconductor and Advanced Technology Research, National Sun Yat-sen University,

Kaohsiung 804201, Taiwan; iyuhuang@mail.nsysu.edu.tw

7 

Semiconductor Research Center, Hon Hai Research Institute, Taipei 114699, Taiwan

* 

Correspondence: chenhc@mail.nsysu.edu.tw (H.-C.C.); hckuo0206@nycu.edu.tw (H.-C.K.)